「clock buffer」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

To minimize a clock skew in designing a semiconductor clock distribution circuit which has a buffer disposition prohibition area.例文帳に追加

バッファ配置禁止領域を持つ半導体のクロック分配回路の設計において、クロックスキューを最小にする。 - 特許庁

The buffer memory 6 reads the signal by a clock obtained by 4/5 frequency-dividing a writing clock, and obtains an output video signal.例文帳に追加

バッファメモリ６は、書き込みクロックを４／５に分周したクロックにより読み出して出力映像信号を得る。 - 特許庁

The clock input buffer is provided with a latch functioning block and a model latch functioning block.例文帳に追加

クロック入力バッファは、ラッチ機能ブロックと、モデルラッチ機能ブロックとを備える。 - 特許庁

The power consumption reducing circuit comprises a clock circuit having a clock stop circuit in an LSI chip, i.e., a current gated buffer circuit, and a non-full swing circuit, i.e., a small amplitude buffer circuit 8, wherein the small amplitude buffer circuit 8 comprises a leak prevention buffer circuit 9 for preventing leak at the time of clock stop.例文帳に追加

ＬＳＩチップにおけるクロック停止回路を備えたクロック回路である現用のゲーテッドバッファ回路と、フルスイングしない回路である小振幅バッファ回路８とを有し、当該小振幅バッファ回路８はクロック停止時のリークを止める回路であるリーク防止用バッファ回路９を有する。 - 特許庁

A sync transfer clock 5 delivers a data transfer clock signal and a recording head 2 transfers a serial data stored in a serial data buffer 14 to a serial data buffer 9 based on a clock from a recorder 1.例文帳に追加

同期転送クロック５はデータ転送用のクロック信号を出し、記録ヘッド２は、記録装置１からのクロックに基づきシリアルデータバッファ１４に格納されたシリアルデータをシリアルデータバッファ９に転送する。 - 特許庁

Internal circuits 54 to 60 respectively include clock-adjusting circuits 72, 76, 80 and 84 to adjust the phases of clock signals given by a clock buffer 52.例文帳に追加

内部回路５４〜６０は、クロックバッファ５２から与えられるクロック信号の位相を調整するクロック調整回路７２，７６，８０，８４をそれぞれ含む。 - 特許庁

The first clock buffer 25 is equal to a clock tree 22 of counterpart clock signal supplying passage in the number of stage, and receives the same supply voltage VDD1 simultaneously.例文帳に追加

第１のクロックバッファ２５は、相手方のクロック信号供給経路のクロックツリー２２の段数と同一段数で且つ同一の電源電圧ＶＤＤ１を受ける。 - 特許庁

The second clock buffer 35 is equal to a clock tree 32 of counterpart clock signal supplying passage in the number of stage, and receives the same supply voltage VDD2 simultaneously.例文帳に追加

第２のクロックバッファ３５も、相手方のクロック信号供給経路のクロックツリー３２の段数と同一段数で且つ同一の電源電圧ＶＤＤ２を受ける。 - 特許庁

In the memory system and memory module, a clock terminal can be selected between a clock 210 or a clock buffer 30 and components of a memory module.例文帳に追加

クロック２１０またはクロック・バッファ３０とメモリ・モジュールのコンポーネントとの間でクロック終端を選択可能にするメモリ・システム及びメモリ・モジュールを提供する。 - 特許庁

A fundamental cell constitution of a clock distribution circuit is analyzed (S201) and on the basis of the analyzed fundamental cell constitution, a clock buffer is inserted into a clock route (S202).例文帳に追加

クロック分配回路の基本セル構成を解析し（Ｓ２０１）、解析された基本セル構成を基にして、クロック経路にクロックバッファを挿入する（Ｓ２０２）。 - 特許庁

A local clock buffer circuit 106 produces a local clock signal L-CLK from a system clock signal SYS-CLK according to the gate signal 110.例文帳に追加

ローカルクロックバッファ回路１０６は、ゲート信号１１０に応じて、システムクロック信号ＳＹＳ−ＣＬＫからローカルクロック信号Ｌ−ＣＬＫを生成する。 - 特許庁

In display of the clock circuit on the screen, the clock circuit is displayed in the form of a circuit formed by removing a buffer and an inverter from the clock circuit without any change in the logic.例文帳に追加

クロック回路を画面に表示するときには、クロック回路から論理を変更することなくバッファおよびインバータを除去した回路を表示する。 - 特許庁

This reproducing device having a clock synchronization type arithmetic part 12, a clock generating part 11 for generating the clock, and an output buffer 13 is provided with a clock generation control part 10.例文帳に追加

クロック同期式の演算部１２と、そのクロックを発生するクロック生成部１１と、出力バッファ１３とを有する再生装置に対して、クロック生成制御部１０を設ける。 - 特許庁

In the buffer type selection part, a buffer type when the clock selection signal is output is selected based on this notification.例文帳に追加

バッファタイプ選択部においては、この通知に基づきクロック選択信号を出力する際のバッファタイプを選択する。 - 特許庁

Compared with the case where there is only one clock input terminal for one system, a smaller number of clock buffer stages is required in the marco block.例文帳に追加

１系統のクロック入力端子が１個の場合に比べてマクロブロック内のクロックバッファ段数は少なくて済む。 - 特許庁

The first buffer memory operates by switching a clock applied from the external device and a clock inside the nonvolatile memory device.例文帳に追加

第１のバッファメモリは外部装置から印加されるクロックと不揮発性記憶装置内部のクロックとを切り替えて動作する。 - 特許庁

The produced internal clock signal is distributed through a buffer 13 to macro cells each requiring the internal clock signal.例文帳に追加

生成された内部クロック信号は、バッファ１３を介して内部クロック信号を必要とする各マクロセルに分配される。 - 特許庁

To reduce a clock skew to a clock buffer outside a megacell from a route buffer outside the megacell, and to reduce the clock skew to a circuit part such as a flip-flop inside the megacell from the route buffer outside the megacell in a semiconductor device comprising a plurality of megacells.例文帳に追加

複数のメガセルを含む半導体装置において、メガセル外のルートバッファからメガセル外のクロックバッファまでのクロックスキューを低減し、さらに、メガセル外のルートバッファからメガセル内のフリップフロップ等の回路部分までのクロックスキューを低減する。 - 特許庁

A buffer control unit 44 controls a write position in writing the received data in the ring memory buffer 32 based on a first clock and controls a read position of data to be transmitted from the ring memory buffer 32 based on a second clock different from the first clock.例文帳に追加

バッファ制御部４４は、受信したデータをリングメモリバッファ３２に書き込む際の書き込み位置を第１クロックを基に制御し、かつリングメモリバッファ３２から送信すべきデータの読み出し位置を第１クロックと別の第２クロックを基に制御する。 - 特許庁

To provide a clock generating circuit which can generate two normal internal clock signals even when deviation occurs in a logic threshold value of a clock buffer in a clock generating circuit provided with two clock buffers.例文帳に追加

２つのクロックバッファを備えたクロック発生回路においてそれらクロックバッファの論理しきい値にずれが生じた場合でも正常な２つの内部クロック信号を発生することが可能なクロック発生回路を提供する。 - 特許庁

A fundamental cell and the clock buffer are disposed thereafter (S203) and wiring is arranged (S105).例文帳に追加

その後、基本セルとクロックバッファとを配置し（Ｓ２０３）、配線を配置する（Ｓ１０５）。 - 特許庁

For a period when an L level is outputted from the clock buffer B1, a transistor P1 is controlled into a conductive state to connect the external power supply VDD to the clock buffer B1.例文帳に追加

クロックバッファＢ１にＬレベルを出力させる期間ではトランジスタＰ１を導通状態に制御して外部電源ＶＤＤとクロックバッファＢ１とを接続する。 - 特許庁

The legacy IP converter 12-2 set as the first clock slave performs clock synchronization by controlling a clock frequency of a variable clock unit so that a receiving buffer amount stored in a receiving buffer of a one specified channel of the legacy IP converter 12-1 set as a clock master becomes stable at a center value.例文帳に追加

第１クロックスレーブを設定したレガシーＩＰ変換器１２−２は、クロックマスタを設定したレガシーＩＰ変換器１２−１の特定１チャネルの受信バッファに蓄積された受信バッファ量をセンタ値に安定するように可変クロック部のクロック周波数を制御してクロック同期する。 - 特許庁

The semiconductor device includes a first input buffer connected to an address terminal, a clock terminal receiving a clock signal being reference of a data input, and a second input buffer connected to the clock terminal and receiving a clock signal.例文帳に追加

本発明に係る半導体装置は、アドレス端子に接続される第１入力バッファと、データ入力の基準となるクロック信号を受けるクロック端子と、前記クロック端子に接続されるクロック信号を受ける第２入力バッファとを具備する。 - 特許庁

Two clock signals generated by a tester are formed in an input/ output buffer arrangement area 3 through input/output pads 5b, 5c, and sent to a function buffer 7b having an input/output buffer and a clock synthesizing circuit.例文帳に追加

テスタから発生する２つのクロック信号は、入出力パッド５ｂ、５ｃを介して、入出力バッファ配置エリア３に形成され、入出力バッファとクロック合成回路を有する機能バッファ７ｂに送られる。 - 特許庁

A SDRAM comprises a clock buffer 21 receiving a clock signal CLK, an input buffer 31 inputting a mask control signal DQM and an input buffer 33 inputting input data DQ to be written in a DRAM core.例文帳に追加

ＳＤＲＡＭは、クロック信号ＣＬＫを受けるクロックバッファ２１と、マスク制御信号ＤＱＭを入力する入力バッファ３１と、ＤＲＡＭコアへ書き込む入力データＤＱを入力する入力バッファ３３とを含む。 - 特許庁

An RTP buffer 102 is placed in addition to a TTS (Time Stamped Transport Stream) buffer 105 managed by an adaptive clock method.例文帳に追加

アダプティブクロック方式で管理されるＴＴＳ（タイムスタンプ付きトランスポート・ストリーム）バッファ１０５の他に、ＲＴＰバッファ１０２を設ける。 - 特許庁

A self-timing type memory core generates a reset signal for resetting a clock input buffer.例文帳に追加

セルフタイム式メモリコアは、クロック入力バッファをリセットするためのリセット信号を生成する。 - 特許庁

The clock buffer B1 uses the capacitive element for an auxiliary power supply to provide an output of the L level.例文帳に追加

クロックバッファＢ１は、容量素子を補助電源としてＬレベルを出力する。 - 特許庁

The first buffer 12, in response to the first clock, transfers the data to the second memory 20.例文帳に追加

第１のバッファ１２は、第１のクロックに応答して第２のメモリ２０にデータを転送する。 - 特許庁

The clock buffer B1 uses the capacitive element C2 for an auxiliary power supply to provide an output of the H level.例文帳に追加

クロックバッファＢ１は、容量素子Ｃ２を補助電源としてＨレベルを出力する。 - 特許庁

The output buffer part 12A includes a data transmission part 13 and a clock transmission part 14A.例文帳に追加

出力バッファ部１２Ａは、データ送信部１３およびクロック送信部１４Ａを含む。 - 特許庁

The buffer 130 appropriately outputs a clock signal corresponding to the type of a DIMM.例文帳に追加

クロックバッファ１３０は，ＤＩＭＭの型に対応するクロック信号を適宜出力する。 - 特許庁

A clock generator 126 and a clock buffer 130 store the setting information outputted from the controller 114.例文帳に追加

クロック発生器１２６とクロックバッファ１３０とは，ＰＣＩ—ＩＳＡ間ブリッジコントローラ１１４から出力された設定情報を貯える。 - 特許庁

A clock generating part 4 for generating clock signals is connected to the watch dog timer IC 2 through a tri-state output buffer 5.例文帳に追加

ウォッチドッグタイマＩＣ２にはクロック信号を発生するクロック発生部４がトライステート出力バッファ５を介して接続されている。 - 特許庁

The clock skew is reduced by first one and the noise caused by the inverting output operation of the clock buffer is reduced by second one.例文帳に追加

前者によってクロックスキューを低減し、後者によってクロックバッファの反転出力動作に起因するノイズを低減する。 - 特許庁

The synchronous mirror delay circuit includes a delay monitor circuit which delays a reference clock signal from a clock buffer circuit.例文帳に追加

ここに掲示される同期ミラー遅延回路はクロックバッファ回路からの基準クロック信号を遅延させる遅延モニタ回路を含む。 - 特許庁

A clock switching section 8 supplies a clock signal CLK1 to a data processing section 6 and a frame buffer 4 based on the setting.例文帳に追加

クロック切り替え部８は、その設定に基づいて、クロック信号ＣＬＫｌをデータ処理部６、およびフレームバッファ４に供給する。 - 特許庁

The latch circuit and the processing circuit input in common the output of a clock buffer (101) which receives the external clock signal.例文帳に追加

前記ラッチ回路と前記処理回路は前記外部クロック信号を受けるクロックバッファ（１０１）の出力を共通に入力する。 - 特許庁

A post-write buffer 12 is composed of an address buffer 27, a data buffer 29, first and second clock timing signals, an address decoder 24 and a write enable circuit 31.例文帳に追加

後置書込みバッファ１２は、アドレス・バッファ２７，データ・バッファ２９，第１のクロック・タイミング信号，第２のクロック・タイミング信号，アドレス・デコーダ２４，書込みイネーブル回路３１で構成される。 - 特許庁

A clock controlling circuit 21 is respectively electrically connected in parallel to a clock signal feeding line 30 into which a buffer 32 is electrically inserted to the inputting side of the clock signal.例文帳に追加

クロック制御回路２１は、クロック信号の入力側にバッファ３２が電気的に介挿されたクロック信号供給線３０に夫々電気的に並列に接続されている。 - 特許庁

Meanwhile, for a period when an H level is outputted from the clock buffer B1, the transistor P1 is controlled into a nonconductive state to disconnect the external power supply VDD from the clock buffer B1.例文帳に追加

一方、クロックバッファＢ１にＨレベルを出力させる期間ではトランジスタＰ１を非導通状態に制御して外部電源ＶＤＤとクロックバッファＢ１との接続経路を断つ。 - 特許庁

To prevent buffer overflow in a transmission buffer, and prevent discard of a MAC (Media Access Control) frame between packet transfer apparatuses in which clock difference may occur.例文帳に追加

クロック差が発生しうるパケット転送装置間において、送信バッファにおけるバッファあふれを防ぎ、ＭＡＣフレームの破棄を防ぐ。 - 特許庁

A second constitution clock wiring is designed by a predetermined buffer being replaced by a buffer as an inverter type at the wiring information part 12.例文帳に追加

配線情報部１２は、所定数のバッファをインバータタイプのバッファに置換することにより、第２構成のクロック配線を設計する。 - 特許庁

To provide a buffer control system and a buffer controllable memory for improving the problem of the increase of current consumption when a clock is decreased.例文帳に追加

クロック低下時における消費電流増大の問題を改善するバッファ制御システムおよびバッファ制御可能なメモリーを提供する。 - 特許庁