「connected sum」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

An accounting distributing part 103 withdraws the withdrawable sum from the sum deposited in the deposit account DB 11 among the charged sum stored in a fee DB 110, and when any balance is present, withdraws the residual sum from the account of a financial institute connected to a network 108 through an account withdrawing part 105.例文帳に追加

課金振分部１０３は、料金ＤＢ１１０に格納された請求金額のうちデポジット口座ＤＢ１１１にデポジットされた口座から引き落とし可能な金額分を引き落とし、残金があれば口座引落部１０５を介してネットワーク１０８に接続された金融機関の口座からその残金分を引き落す。 - 特許庁

An X memory 3 and a Y memory 4 are connected to mutually independent data buses 5 and 6 and can be accessed in parallel at the same time with product sum operation by a register unit 10 and a product sum unit 11.例文帳に追加

Ｘメモリ３とＹメモリ４とは、それぞれ独立したデータバス５、６に接続されており、並列に、しかもレジスタユニット１０及び積和器１１による積和演算と同時にアクセスすることができる。 - 特許庁

The sum of electric lengths of the two elements and conductor patterns which are connected to each other is set to be 1/2 as large as a wavelength at an in-use frequency.例文帳に追加

そして、接続した２つのエレメント及び導体パターンの電気長の和を、使用周波数の１／２波長とした。 - 特許庁

The output end of a logical sum circuit 3 is connected to the input end of a ROM decode part 1 for decoding the address of a ROM cell 2 of the mask ROM, and an address bus and an offset register 4 for outputting an offset value are connected to the input end of the logical sum circuit 3.例文帳に追加

マスクＲＯＭのＲＯＭセル２のアドレスをデコードするＲＯＭデコード部１の入力端に論理和回路３の出力端を接続し、この論理和回路３の入力端にアドレスバスとオフセット値を出力するオフセットレジスタ４とを接続した。 - 特許庁

The drain of the fourth transistor TR 4 is connected to a second high level Vcc 2 higher than the sum of the first high level Vcc 1 and a threshold voltage of the first transistor, the source is connected to the intermediate node B, and the gate is connected to a third high level Vcc 3 higher than the sum of the second high level Vcc 2 and a threshold voltage of the fourth transistor.例文帳に追加

第４トランジスタＴｒ４は、ドレインが第１高電位Ｖｃｃ１と第１トランジスタ閾電圧との和よりも高い第２高電位Ｖｃｃ２側に接続し、ソースが中間ノードＢに接続し、ゲートが第２高電位Ｖｃｃ２と第４トランジスタ閾電圧との和より高い第３高電位Ｖｃｃ３側に接続している。 - 特許庁

A register for a coefficient is connected to one input of the 1st product sum circuits 236 and 237, and two registers for input data are alternately connected to the other while switched in each cycle.例文帳に追加

第１の積和回路（２３６，２３７）の一方の入力には係数用レジスタを接続し、他方には２つの入力データ用レジスタを毎サイクル切り替えて交互に接続する。 - 特許庁

The output side of a pre-sum processing part 123 is connected to a contact point a of a first switch 131, and the input side of a determination part 111 is connected to a contact point a of a second switch.例文帳に追加

第１スイッチ１３１の接点ａにプリサム処理部１２３の出力側が接続され、第２スイッチの接点ａには判定部１１１の入力側が接続されている。 - 特許庁

Driver cells are arranged like a tree, and an exclusive logical sum circuit 4 and a driver cell 5 for controlling delay at one input side of the exclusive logical sum circuit 4 are arranged between a register 2 and the driver cell at the terminal of the tree connected to the register 2.例文帳に追加

ドライバセルをツリー状に配し、レジスタ２とそれに接続される上記ツリーの末端のドライバセルとの間に、排他的論理和回路４およびその入力側の一方に遅延調整用ドライバセル５を配置する。 - 特許庁

A diode logical sum connection circuit 10 comprises diodes 11, 12 and 13 connected in parallel and having one ends connected commonly with a power supply body section 20 and the other ends connected, respectively, with input terminals T1, T2 and T3.例文帳に追加

ダイオード論理和接続回路１０は、互いに並列に配置されると共に、各一端が電源本体部２０に共通に接続され各他端が入力端子Ｔ１，Ｔ２，Ｔ３の各々に接続されたダイオード１１，１２，１３を有する。 - 特許庁

A control circuit 195 is connected to the primary switch 120 of a primary winding to adjust the sum of the first output value and the second output value.例文帳に追加

一次巻線の一次スイッチ１２０には制御回路１９５が結合されて、第１の出力値と第２の出力値との和を調整する。 - 特許庁

The sum L1 and sum L2 of lengths of the first guide passages connected to the different reaction chambers 11A and 11B are different from each other and mutually different kinds of the test reagents are held in a plurality of the reaction chambers 11A and 11B.例文帳に追加

異なる反応室１１Ａ，１１Ｂに接続する第１の誘導路の長さの和Ｌ１及び和Ｌ２が互いに異なり、複数の反応室１１Ａ，１１Ｂの内部には、互いに異なる種類の検査試薬が保持される。 - 特許庁

Moreover, the output ends of these photodiodes 54a and 54b are respectively connected to a couple of input ends of an adding circuit 58 as a sum detecting means.例文帳に追加

さらに、これらのフォトダイオード５４ａおよび５４ｂの出力端は、和検出手段としての加算回路５８の２つの入力端にそれぞれ接続される。 - 特許庁

(1) 0.6, when the sum of the maximum data speeds for all channels to be connected to the computational elements or collections of computational elements is 20 megabytes or more per second 例文帳に追加

１　当該計算要素又は計算要素の集まりに接続されるすべてのチャネルの最大データ速度の和が一秒につき二〇メガバイト以上のものにあっては、〇・六 - 日本法令外国語訳データベースシステム

(1) 0.45, when the sum of the maximum data speeds for all channels to be connected to the computational elements or collections of computational elements is 20 megabytes per second 例文帳に追加

１　当該計算要素又は計算要素の集まりに接続されるすべてのチャネルの最大データ速度の和が一秒につき二〇メガバイト以上のものにあっては、〇・四五 - 日本法令外国語訳データベースシステム

(1) 0.3, when the sum of the maximum data speeds for all channels to be connected to the computational elements or collections of computational elements is 20 megabytes or more per second 例文帳に追加

１　当該計算要素又は計算要素の集まりに接続されるすべてのチャネルの最大データ速度の和が一秒につき二〇メガバイト以上のものにあっては、〇・三 - 日本法令外国語訳データベースシステム

When the second torque limiter 9 moves in the direction of the first torque limiter 8, it is connected to the first torque limiter 8, and the sum of limiter values of both torque limiters acts on the reverse roller 3.例文帳に追加

第二トルクリミッタ９が第一トルクリミッタ８方向に移動すると、第一トルクリミッタ８に連結され、両方のトルクリミッタのリミッタ値の和がリバースローラ３に作用する。 - 特許庁

This output protection circuit is configured with a floating detection circuit 1 and a grounding detection circuit 2 connected to an output terminal of a power section 4, and an OR circuit 3 which is connected to outputs of the floating detection circuit 1 and grounding detection circuit 2 to output a logical sum and is also connected to an output control terminal of the power section 4.例文帳に追加

電力部４の出力端に接続された天絡検知回路１と地絡検知回路２と、天絡検知回路１と地絡検知回路２の出力に接続されその論理和を出力し電力部４の出力制御端子に接続されるオア回路３とによって構成した。 - 特許庁

Moreover, a formation width L of the source electrode 4 connected to the node N1 is caused to be smaller than the sum of gate-source electrode overlap widths a1 and a2 in a region B of the transistor terminal portion.例文帳に追加

そして、ノードＮ１に接続されたソース電極４の形成幅Ｌをトランジスタ端部の領域Ｂでのゲート・ソース電極重なり幅ａ１及びａ２の和よりも小さくしている。 - 特許庁

A product sum operating processor 12 is connected to an RISC processor 10 and the processor 10 executes DCT/IDCT operation for the compression/expansion of image signals and voice signals.例文帳に追加

ＲＩＳＣプロセッサ１０に積和演算コプロセッサ１２が接続され、ＲＩＳＣプロセッサ１０は、画像信号や音声信号の圧縮／伸長におけるＤＣＴ／ＩＤＣＴ演算を実行する。 - 特許庁

Furthermore, a lump-sum rubber plug 12 is attached by a rubber plug holder 13 at the rear end part of the housing 10, and an electric wire 29 connected to the female terminal fitting 11 is inserted in sealed state.例文帳に追加

また、ハウジング１０の後端部にはゴム栓ホルダ１３によって一括ゴム栓１２が取り付けられ、雌端子金具１１に接続された電線２９をシール状態で挿通させている。 - 特許庁

A second low impedance part 15 is a circuit for making impedance to a sum frequency (Rx+Tx) small, and is connected between a GND and the output side of the impedance adjustment part 12.例文帳に追加

第２の低インピーダンス化部１５は、和周波数（Ｒｘ＋Ｔｘ）に対するインピーダンスを小さくするための回路であり、インピーダンス調整部１２の出力側とＧＮＤとの間に接続される。 - 特許庁

As to a course from a present position S to an intersection, an area jam-up cost Cijk is calculated as the sum total of weighted jam-up costs B on all links connected to respective intersections on the course.例文帳に追加

現在位置Ｓからある交差点までの経路において、当該経路上の各交差点に接続する全リンクの重み付けした渋滞コストＢの総和としてエリア渋滞コストＣｉｊｋを算出する。 - 特許庁

The first and second inverters are mounted on the driving apparatus case at the position where the sum of the length of the first and second lead wires when the first lead wire and the second inverter are connected to each other, and the second lead wire and the first inverter are connected to each other is shorter than the sum of the length of the first and second lead wires.例文帳に追加

前記第１、第２のインバータは、前記第１のリード線と第１のインバータとを接続し、かつ、前記第２のリード線と第２のインバータとを接続したときの第１、第２のリード線の長さの和が、前記第１のリード線と第２のインバータとを接続し、かつ、前記第２のリード線と第１のインバータとを接続したときの第１、第２のリード線の長さの和より短くなる位置において、前記駆動装置ケースに取り付けられる。 - 特許庁

Since the emitters of three transistors are connected with the common current source in the three differential buffers, sum of voltage drops of the resistors R10-R12 connected with respective collectors becomes constant, and common mode voltages appearing commonly on three signals constituting the three-valued three differential logic signals are canceled.例文帳に追加

３差動バッファは、３個のトランジスタのエミッタが共通の電流源に接続されるため、夫々のコレクタに接続された抵抗Ｒ１０〜Ｒ１２の電圧降下の和が一定値となり、３値３差動論理信号の３本の信号に共通して現れるコモンモード電圧がキャンセルされる。 - 特許庁

An interface 6b enabling reading and writing from the outside part is connected to a DSP register 6a including at least a program control register other than a pipe line register, a logical circuit, and a sum of products calculating circuit in a DSP.例文帳に追加

ＤＳＰ内のパイプラインレジスタ、論理回路、積和演算回路を除く、少なくともプログラム制御レジスタを含むＤＳＰレジスタ６ａに、外部から読み書き可能とするためのインターフェイス６ｂを接続する。 - 特許庁

The normally connected starter is set so that the sum of the minimum fixing torque of an intermediate member between an output shaft 4 and an armature and the minimum fixing torque of the armature is greater than the maximum idling torque of the one-way clutch 6.例文帳に追加

常時接続スタータは、一方向クラッチ６の最大空転トルクよりも、出力軸４とアーマチャの中間部材の最小固定トルクとアーマチャの最小固定トルクとの和が大きくなるように設定される。 - 特許庁

A minimum spanning tree whose sum of weight of all sides is a minimum is generated using all of pixel blocks as section joints, based on the weighted connected graph, and a difference information between the minimum spanning tree and the reference tree is encoded.例文帳に追加

この重み付き連結グラフに基づき、すべての画素ブロックを節点とし全辺の重みの和が最小であるような最小全域木を生成し、最小全域木と基準木との差分情報を符号化する。 - 特許庁

In the case of ordering the commodity, an e-mail in which order information is written and a two-dimensional barcode 61 including the order information are transmitted from a small sum article purchase server 11 to a salesperson's terminal 31 installed in the sales company 30 and connected to the small sum article purchase server 11 via the Internet 20.例文帳に追加

商品が発注される際に、発注情報を記載した電子メールと発注情報を含む２次元バーコード６）とが、少額物品購入サーバ１１から、販売会社３０に設けられたかつ少額物品購入サーバ１１とインターネット２０を介して相互接続された販売担当者用端末３１に送信される。 - 特許庁

In the power feed system (20), the power generation means (1, 3), the charging means (8), and the moving body (11) are connected so that power of the sum of the power generated by the power feed system (20) and the power outputted from the charging means (8) is fed to the moving body (11) connected to the power feed system (20).例文帳に追加

給電システム（２０）は、給電システム（２０）により生成する電力と前記充電手段（８）から出力される電力の和の電力を給電システム（２０）に接続される移動体（１１）に給電するように電力生成手段（１，３）と充電手段（８）と移動体（１１）とを接続する。 - 特許庁

When a fourth wiring layer M4 is floating wiring whose length is set to 500 μm or longer, or when the wiring of the fourth wiring layer M4 and other layers connected with this is floating wiring whose length of the sum total is set to 500 μm or longer, the fourth wiring layer M4 is connected to a clamp diode Da via the wiring of the other layer.例文帳に追加

第４配線層Ｍ４がフローティング配線で、その長さが５００μｍ以上となる場合、または第４配線層Ｍ４とこれに繋がる他層の配線とがフローティング配線で、その合計の長さが５００μｍ以上となる場合は、第４配線層Ｍ４を他層の配線を介してクランプダイオードＤａに接続する。 - 特許庁

A personal information managing device is connected to a card authentication terminal via a communication network, and it has a database storing personal information, the total sum of settlement amounts or the like of an IC card owner, and an information processing part processing the pieces of information.例文帳に追加

個人情報管理装置は、通信網を介してカード認証端末と接続され、ＩＣカード所有者の個人情報と決済額の合計等を記憶するデータベース、およびそれらの情報を処理する情報処理部を有する。 - 特許庁

In the product-sum arithmetic unit, multipliers 100-103, data couplers 200-203, adders/subtractors 500, 501, 504, 506, and shifters 400-403, 408, 409, 412, 414 are connected in a tree state with the multiplier 100-103 sides as input.例文帳に追加

乗算器１００〜１０３とデータ結合器２００〜２０３と加減算器５００，５０１，５０４，５０６とシフタ４００〜４０３，４０８，４０９，４１２，４１４とを、乗算器１００〜１０３側を入力としてツリー状に接続する。 - 特許庁

In the case where the sum total ΔD of the deviation of pixel values between four adjacent pixels is smaller than a threshold value, the face sequential type video scope 10 is judged to be connected, so that an image signal is processed by the first image signal processing circuit 26.例文帳に追加

隣接する４画素間における画素値の偏差の総和ΔＤが閾値より小さい場合、面順次式のビデオスコープ１０が接続されていると判断し、第１の画像信号処理回路２６において画像信号を処理する。 - 特許庁

To reduce a load of a power supply source by cutting supply of power to a connected electric apparatus before a total power sum supplied from the power supply source exceeds capacity of the power supply source.例文帳に追加

電力供給源から供給される総電力和が電力供給源の容量を超える前に、接続された電気機器への電力の供給を切断することで、電力供給源の負荷を減らすことができるようにする。 - 特許庁

On the other hand, a DC power supply section 101 determines the total sum of currents used by the DC outlets 131 connected with one system of DC supply line Wdc, and then determines the difference from a current capacity which can be supplied.例文帳に追加

一方、直流電力供給部１０１は、１系統の直流供給線路Ｗｄｃに接続された直流コンセント１３１で使用中の電流の総和を求め、供給可能な電流容量との差を求める。 - 特許庁

A current consumption element R6 is connected in parallel with the LED lamp, and the resistance of the element R6 is decided so that the total sum of currents of the element R6 and the LED lamp becomes larger than a set current.例文帳に追加

ＬＥＤランプと並列に電流消費素子Ｒ６を接続し、その電流消費素子Ｒ６とＬＥＤランプとの電流の総和が設定電流値よりも大きくなるように電流消費素子Ｒ６の抵抗値を定めた。 - 特許庁

A flag generation circuit is connected to at least one of the plurality of the calculation stages and generates an overflow flag to the adder practically parallelly to the generation of the sum output signals and primary carry output signals of the adder.例文帳に追加

フラッグ生成回路がこれら複数の計算段の少なくとも一つに結合され、加算器に対する桁あふれフラッグを、加算器の和出力信号および一次桁上げ出力信号の生成と実質的に並列に生成する。 - 特許庁

A processor array 20 includes a plurality of PEs 30 connected in a linear array form and calculates a difference absolute sum SAD as to a plurality of motion vector candidates in parallel on the basis of a present image D0 and a reference image D1a or the like.例文帳に追加

プロセッサアレイ２０は、１次元アレイ状に接続された複数のＰＥ３０を含み、現画像Ｄ０と参照画像Ｄ１ａなどに基づき、複数の動きベクトル候補について並列に差分絶対値和ＳＡＤを算出する。 - 特許庁

(i) 0.75, when the sum of the maximum data speeds (expressed in megabytes per second; referred to hereinafter in this row 5 simply as "maximum data speed") of all channels to be connected to said computational elements is 20 megabytes or more per second 例文帳に追加

（一）　当該計算要素に接続されるすべてのチャネルの最大データ速度（メガバイト毎秒で表したものをいう。以下五において単に「最大データ速度」という。）の和が一秒につき二〇メガバイト以上のものにあっては、〇・七五 - 日本法令外国語訳データベースシステム

The region PD1 and the region PD2 are electrically connected inside the same semiconductor substrate via a connection region PD13, and its output amounts to the sum of outputs from the regions PD1, PD3.例文帳に追加

第１及び第３光感応領域ＰＤ１，ＰＤ３は同一半導体基板内に接続領域ＰＤ１３を介して電気的に接続されており、その出力は各光感応領域ＰＤ１，ＰＤ３からの出力の和となる。 - 特許庁

A voltage V3, which is a sum of a voltage V2 generated at resistance 31 according to a load current IL and a constant voltage REF obtained by constant-voltage means (35 and 36) connected to a load 2 in parallel, is divided via resistances 37 and 38.例文帳に追加

負荷電流ＩＬに応じて抵抗３１に生ずる電圧Ｖ２と、負荷２に並列に接続された定電圧手段（３５，３６）で得られる一定電圧ＲＥＦとを加算した電圧Ｖ３は、抵抗３７，３８で分圧される。 - 特許庁

A required number of first stage element circuits 2, middle stage element circuits 1 and final stage element circuits 3 are connected in cascade, disposed in parallel and combined to form a high-order and high-accuracy FIR filter operable at a high speed, i.e., a large-scale digital filter by synchronizing partial sum output data 8 of these element circuits with inner partial sum data.例文帳に追加

初段要素回路２と中間段要素回路１と終段要素回路３とを必要な数だけ縦続接続すると同時に並列配置して組み合わせるとともに、それらの要素回路の部分和出力データ８と内部の部分和データとを同期させることによって、高速動作可能でかつ高次、高精度のＦＩＲフィルタすなわち大規模なデジタルフィルタを構成する。 - 特許庁

A computer 30 of a seller S is connected through a network 1 to terminals 21-29 of purchasers A-E, and credit limited sum is preliminarily set to registered members A-C, and cotton selling prices to the further in a prescribed period are uniformly made open to the public.例文帳に追加

販売者Ｓのコンピュータ３０と購入者Ａ〜Ｅの端末２１〜２９をネットワーク１を介して接続し、登録会員ＡからＣに対しては予め与信限度額を設定し、所定期間将来までの綿糸販売価格を一律に開示する。 - 特許庁

Each sinusoidal carrier signal, having the same frequency where the sum total of phases becomes 0°, is applied to capacitance type displacement sensors 12, 22 from capacitance conversion parts 11, 21 with each grounding connected mutually, to thereby measure the thickness of the measuring object 30.例文帳に追加

互いの接地が接続された静電容量変換部１１，２１から、静電容量式変位センサ１２，２２に、位相の総和が０°となる、同一周波数の正弦波状のキャリア信号を印加して、測定対象物３０の厚さを測定する。 - 特許庁

An output from the analog signal input circuits 12, 13 and an output from the second input circuit 14 that inputs the rectangular wave signal from the external control device 60 are parallely-connected through a logical sum gate circuit 15 and are input to a CPU 11.例文帳に追加

アナログ信号入力回路１２、１３の出力と、外部の制御装置６０から矩形波信号を入力する第２入力回路１４の出力とは、論理和ゲート回路１５によって並列接続され、ＣＰＵ１１に入力される。 - 特許庁