「first operand」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

The method comprises receiving a first operand having a set of L data elements and a second operand having a set of L control elements.例文帳に追加

一実施例の方法は、Ｌ個のデータ要素を有する第１オペランドとＬ個の制御要素を有する第２オペランドとを受け取ることからなる。 - 特許庁

First packed data in a source operand and second packed data in a destination operand are stored in the memory.例文帳に追加

メモリはその中に、ソースオペランド内の第１のパックドデータと、デスティネーションオペランド内の第２のパックドデータが格納される。 - 特許庁

The method of one embodiment includes receiving a first operand having a set of L data elements and a second operand having a set of L control elements.例文帳に追加

一実施例の方法は、Ｌ個のデータ要素を有する第１オペランドとＬ個の制御要素を有する第２オペランドとを受け取ることからなる。 - 特許庁

The method may include combining a first operand of the instruction and a second operand of the instruction to produce a result.例文帳に追加

該方法は、前記命令の第一のオペランドと前記命令の第二のオペランドとを組み合わせて結果を生成することを含みうる。 - 特許庁

This device is constituted so that partial product bit lines to be generated by a multiplier at the time of multiplying a first operand by a second operand can be added.例文帳に追加

該装置は、第１のオペランドと第２のオペランドとの乗算時に乗算器により生成される部分積ビット行を加算するよう構成される。 - 特許庁

DEVICE AND METHOD FOR PROCESSING DATA FOR APPLYING FLOATING POINT ARITHMETIC TO FIRST, SECOND AND THIRD OPERAND例文帳に追加

第１、第２、第３オペランドに浮動小数点演算を適用するためのデータ処理装置および方法 - 特許庁

In the conversion table, the value of the target operand is basically set to a value of the first digit of the RND.例文帳に追加

当該変換表では、被演算数の値は、基本的にＲＮＤの１桁目の値とされる。 - 特許庁

However, when the value of the first digit is "0", the value of the target operand is set to the value of the second digit.例文帳に追加

ただし、１桁目の値が「０」である場合には、被演算数の値は、２桁目の値とされる。 - 特許庁

The processor selects the first packed data if a control bit of the source operand is set to "1", and stores the first packed data in the destination operand.例文帳に追加

プロセッサは、ソースオペランドの制御ビットが「１」に設定される場合に第１のパックドデータを選択し、そのデータをデスティネーションオペランド内に格納する。 - 特許庁

Then, the linear adder arrays (146, 147, 148) add the first sum and the second sum so that expression in the carry preservation system of product bits (that is, the bits of a product to be generated by multiplying the first operand by the second operand) can be generated.例文帳に追加

次いでリニア加算器アレイ(146,147,148)が、これら第１の和と第２の和とを加算して、積ビット（即ち、第１のオペランドに第２のオペランドを乗算することにより生成される積のビット）の桁上げ保存式の表現が生成される。 - 特許庁

First packed data in a source operand and second packed data in a destination operand are stored in a memory connected to a processor.例文帳に追加

プロセッサに結合されるメモリ中に、ソースオペランド内の第１のパックドデータと、デスティネーションオペランド内の第２のパックドデータが格納される。 - 特許庁

A vector including a line-element row corresponding to an operand of a truth table T(δ) expressing an operand of the first operation and an operation result by a combination of second operations is determined as an initial element of the respective vector set S(δ).例文帳に追加

第１演算の被演算子と演算結果とを第２演算の組合せで表現した真理値表T(δ)の被演算子に対応する行要素列からなるベクトルをそれぞれベクトル集合S(δ)の初期要素とする。 - 特許庁

The result operand may have: a first range of bits having a first end explicitly specified by the instruction, in which each bit is identical in value to a bit of the source operand in a corresponding position; and a second range of bits that all have a same value regardless of values of bits of the source operand in corresponding positions (102).例文帳に追加

結果オペランドは、第１範囲のビットと第２範囲のビットとを含んでよく、ここで第１範囲のビットの第１の端部は、命令により明示的に指定され、第１範囲の各ビットの値は、前記ソースオペランドの対応する位置にあるビットの値と等しく、第２範囲のビットは全て、前記ソースオペランドの対応する位置にあるビットの値に関わらず、同じ値を持ってよい（１０２）。 - 特許庁

The arithmetic and logical operation circuit is configured to repetitively process an operand of first bit precision so as to obtain a result.例文帳に追加

算術論理演算回路は、結果を得るために、第１のビット精度のオペランドを反復的に処理するように構成される。 - 特許庁

First, this microprocessor consults an upper field 121 of each register operand 12 of an instruction set 10.例文帳に追加

この発明のマイクロプロセッサは、命令セット１０の各レジスタオペランド１２について、まず、上位フィールド１２１を参照する。 - 特許庁

The method may also include placing the encrypted result in a location of the first operand of the instruction.例文帳に追加

前記方法はまた、暗号化された結果を前記命令の第一のオペランドの位置に入れることも含みうる。 - 特許庁

A value of the target operand is determined to be one existing on a point of intersection between the first digit and the second digit of the RND.例文帳に追加

被演算数の値は、当該変換表において、ＲＮＤの１桁目と２桁目の値の交わるところにある値とされる。 - 特許庁

A code is converted from in instruction of the first bit architecture with an instruction code and at least one operand.例文帳に追加

命令コードと少なくとも１つのオペランドを有する第１ビット・アーキテクチャの命令からコードを変換する。 - 特許庁

According to control signals outputted by the NOP detection section 500, the instruction control section 100, the first operand control section 200, and the second operand control section 300 output input signals received in a clock cycle immediately before to the arithmetic section 400 as test signals.例文帳に追加

ＮＯＰ検出部５００が出力する制御信号に従って、命令制御部１００、第１オペランド制御部２００及び第２オペランド制御部３００は、直前のクロックサイクルで受信した入力信号を試験信号として演算部４００に出力する。 - 特許庁

Execution of an instruction may complete without moving the first range of the result relative to the bits of identical value in the corresponding positions of the source operand, regardless of the location of the first range of bits in the result (103).例文帳に追加

命令の実行は、結果における第１範囲のビットの位置に関わらず、ソースオペランドの対応する位置にある同じ値のビットに対して結果における第１範囲を移動させることなく、完了してよい（１０３）。 - 特許庁

The bit size of the program instruction words of the second instruction set is smaller than that of the first instruction set and the subset of a register of the first instruction set to be defined as a register operand is used.例文帳に追加

第２命令セットのプログラム命令語のビットサイズは、第１命令セットのそれよりも小さく、レジスタオペランドとして定義される第１命令セットのレジスタのサブセットを用いる。 - 特許庁

The MAC unit 100 has: booth record logic 120 for generating a plurality of partial products between a first binary operand X102 and a second binary operand Y104; a Wallace tree adder 130 for arithmetically combining the reduced partial products with a third operand to obtain the final partial product, a final adder 140 for generating a final sum and a saturation circuitry 150 for selectively rounding or saturating the final sum.例文帳に追加

ＭＡＣユニット（１００）において、第１のバイナリ・オぺランドＸ（１０２）と第２のバイナリ・オぺランドＹ（１０４）との複数の部分積を発生するブース記録ロジック（１２０）と、低減した前記部分積を第３のオぺランドと算術的に組み合わせて最後の部分積を得るワラス・ツリー加算器（１３０）と、最後の和を発生する最後の加算器（１４０）と、前記最後の加算器を選択的に丸める即ち飽和させる飽和回路（１５０）とを備える。 - 特許庁

The method includes a step for allowing the instruction of the first thread to perform access to a source operand from the register file of the second thread not to be executed when a synchronization indicator related to the source operand indicates that the producer calculation of the second thread is not terminated yet, and for executing the instruction when the synchronization indicator indicates the termination of the producer calculation in the second thread.例文帳に追加

この方法は、ソースオペランドに関連する同期インジケータが第２のスレッドのプロデューサ演算が終っていないことを示す場合、第２のスレッドのレジスタファイルからソースオペランドにアクセスする第１のスレッドの命令を実行しないようにし、同期インジケータが第２のスレッドのプロデューサ演算が終了したことを示す場合、命令を実行する段階を備える。 - 特許庁

The precision control circuit is configured to end the repetitive operand processing when the result reaches programmed second bit precision lower than the first bit precision.例文帳に追加

精度制御回路は、第１のビット精度よりも低いプログラムされた第２のビット精度に結果が達するときに、反復オペランド処理を終了するように構成される。 - 特許庁

When an OR rewriting instruction code is given, the immediate value of the first operand is given to the OR circuit 32 and the output value of the OR circuit 32 is stored in the status register 12a.例文帳に追加

また、論理和書換命令コードが与えられたときは、第１オペランドのイミディエート値をＯＲ回路３２に与え、ＯＲ回路３２の出力値をステータスレジスタ１２ａに格納する。 - 特許庁

When an AND rewriting instruction code is given, the immediate value of a first operand is given to the AND circuit 30, and an output value of the AND circuit 30 is stored in the status register 12a.例文帳に追加

論理積書換命令コードが与えられたときは、第１オペランドのイミディエート値をＡＮＤ回路３０に与え、ＡＮＤ回路３０の出力値をステータスレジスタ１２ａに格納する。 - 特許庁

This method comprises creation of a first result of a function selected by executing the function selected for a certain operand, and the selected function employs a mask.例文帳に追加

当該方法には、あるオペランドに対して選択した関数を実行することによって選択した関数の第１の結果を生成することが含まれ、選択した関数はマスクを採用する。 - 特許庁

An arithmetic unit 1 includes an instruction control section 100, a first operant control section 200, a second operand control section 300, an arithmetic section 400, an NOP detection section 500, and an error detection section 600.例文帳に追加

演算装置１は、命令制御部１００と、第１オペランド制御部２００と、第２オペランド制御部３００と、演算部４００と、ＮＯＰ検出部５００と、エラー検出部６００と、を備える。 - 特許庁

This invention is composed of the processor characterized by having a plurality of execution units capable of executing a plurality of threads including a first thread having a first command having a related address operand indicating a monitor address, suspending logic for suspending execution of the first thread, and a monitor for resuming the first thread in response to a memory access to the monitor address.例文帳に追加

本発明は、モニタアドレスを示す関連するアドレスオペランドを有する第１命令を有する第１スレッドを含む複数のスレッドの実行を可能にする複数の実行ユニットと、前記第１スレッドの実行をサスペンドするサスペンド論理と、前記モニタアドレスへのメモリアクセスに応答して前記第１スレッドを再開させるモニタとを有することを特徴とするプロセッサからなる。 - 特許庁

For each control element, data from a first operand data element designated by the individual control element are shuffled to an associated resultant data element position if its flush to zero field is not set and a zero is placed into the associated resultant data element position if its flush to zero field is not set.例文帳に追加

各制御要素に対して、当該制御要素により指定された第１オペランドデータ要素からのデータは、それのゼロクリアフィールドが設定されていない場合に関連付けされた結果のデータ要素位置にシャッフルされ、それのゼロクリアフィールドが設定されていない場合、関連付けされた結果のデータ要素位置にゼロが配置される。 - 特許庁

For each control element, data from a first operand data element designated by the control element is shuffled to an associated resultant data element position if its flush-to-zero field is not set and a zero is placed into the associated resultant data element position if its flush-to-zero field is not set.例文帳に追加

各制御要素に対して、当該制御要素により指定された第１オペランドデータ要素からのデータは、それのゼロクリアフィールドが設定されていない場合に関連付けされた結果のデータ要素位置にシャッフルされ、それのゼロクリアフィールドが設定されていない場合、関連付けされた結果のデータ要素位置にゼロが配置される。 - 特許庁