「gate terminals」に関連した英語例文の一覧と使い方(6ページ目) - Weblio英語例文検索

Accordingly, in the case that a battery, etc., are connected between output terminals 3 and 4, a stabilizing capacitor 17b connected between power wiring and the input terminal 2 is connected in parallel to the capacitance between the gate and the source of the switching element 12, so that the occurrence of self turn-on is suppressed.例文帳に追加

したがって、出力端子３，４間にバッテリ等が接続された場合に、電源配線と入力端子２との間に接続された安定化コンデンサ１７ｂがスイッチング素子１２のゲート−ソース間容量に並列接続されるので、セルフターンオンの発生が抑制される。 - 特許庁

Volume of discharged water accompanied by gate operations of simulation operating terminals 14, 15, 16 for respective dams (A dam, B dam and C dam) are stored in the linkage information storage part (PS2) of a database 12 for training in a computer for training 11 and they are reflected on data sets of a downstream, respectively.例文帳に追加

訓練用計算機１１に於いて、各ダム（Ａダム、Ｂダム、Ｃダム）用の模擬操作端末１４，１５，１６のゲート操作に伴う放流量をそれぞれダム訓練用データベース１２の連携情報格納部（ＰＳ２）に蓄積し、それぞれ下流のデータセットに反映する。 - 特許庁

A vertically transferred clock pulse Vϕ2 as a control signal for controlling a source current flowing through the output section 50 is applied to gate terminals of the load MOS transistors LM1, LM2, LM3 connected in common to suppress the current which flows during the signal accumulating period in the photosensitive section.例文帳に追加

負荷ＭＯＳトランジスタＬＭ１，ＬＭ２，ＬＭ３の共通接続されたゲート端子に、出力部５０に流れるソース電流を制御するための制御信号として、垂直転送クロックパルスＶφ２を印加することで、感光部の信号蓄積期間中に流れる電流を抑制する。 - 特許庁

A vertically transferred clock pulse V_ψ 2 as a control signal for controlling a source current flowing through the output section 50 is applied to gate terminals of the load MOS transistors LM1, LM2, LM3 connected in common to suppress the current which flows during the signal accumulating period in the photosensitive section.例文帳に追加

負荷ＭＯＳトランジスタＬＭ１，ＬＭ２，ＬＭ３の共通接続されたゲート端子に、出力部５０に流れるソース電流を制御するための制御信号として、垂直転送クロックパルスＶφ２を印加することで、感光部の信号蓄積期間中に流れる電流を抑制する。 - 特許庁

In the manufacturing method of radiation imaging apparatus, a photoelectric conversion substrate is formed (process S1), it is cut in a specified size (process S2), and a circuit board is electrically connected to gate wires existing as open terminals on the photoelectric conversion substrate, signal wires and bias wires on a flexible circuit board (process S4).例文帳に追加

放射線撮像装置の製作方法は、光電変換基板を作成し（工程Ｓ１）、これを規定サイズに切断後（工程Ｓ２）、光電変換基板で開放端子として存在しているゲート線、信号線、バイアス線に、回路基板をフレキシブル回路基板で電気接続する（工程Ｓ４）。 - 特許庁

Even when a large current such as a rush current generated at the time of switching contacts of a switch 12 or a lock current generated at the time of stopping the motor 20 flows, as the constant voltage is applied to the respective gate terminals of the MOSFETs, the MOSFETs can be protected from surge or the like.例文帳に追加

しかも、スイッチ１２の接点切換時に生じる突入電流や、モータ２０の停止時に生じるロック電流などの大電流が流れた場合も、ＭＯＳＦＥＴの各ゲート端子には一定の電圧が印加されるので、ＭＯＳＦＥＴをサージ等から保護することもできる。 - 特許庁

The input terminals 222 and 232 of the third and fourth input circuit 220 and 230 that operate on 3 V even if 5 V is cut off can be set to pull-up or pull-down state by transistors 228 and 238 for inputting a voltage to a gate via a first transmission circuit with buffers 124, 160, 162, 164, 170, 172, and 174.例文帳に追加

５Ｖがカットオフしても、３Ｖで動作する第３，第４の入力回路２２０，２３０の入力端子２２２，２３２は、バッファ１２４，１６０，１６２，１６４，１７０，１７２，１７４を有する第１の伝送回路を介してゲートに電圧を入力するトランジスタ２２８，２３８によって、プルアップまたはプルダウン状態に設定できる。 - 特許庁

Each of the memory cells is targeted for writing by applying a common gate voltage to each gate terminal of the memory cells through word lines, and simultaneously writing a plurality of data having different values mutually in each of the memory cells by simultaneously applying the writing voltages corresponding to writing data respectively through the bit lines to drain-source terminals of the two or more memory cells targeted for writing.例文帳に追加

ワード線を介して該メモリセルの各々のゲート端子に共通のゲート電圧を印加して当該メモリセルの各々を書き込み対象とするとともに、書き込み対象とされた２以上のメモリセルのドレイン−ソース端子間に該ビット線を介して各書き込みデータに対応した書き込み電圧を同時に印加して当該メモリセルの各々に互いにデータ値の異なる複数のデータを同時に書き込む。 - 特許庁

In a method for manufacturing the organic thin film transistor wherein at least three terminals, namely a gate electrode, a source electrode and a drain electrode, an insulating layer and an organic semiconductor layer are formed on a substrate and the source-drain current is controlled by applying a voltage to the gate electrode, an insulating layer-forming step includes vapor phase film deposition of a fluorine polymer.例文帳に追加

少なくとも基板上にゲート電極、ソース電極及びドレイン電極の３端子、絶縁体層並びに有機半導体層が設けられ、ソース−ドレイン間電流をゲート電極に電圧を印加することによって制御する有機薄膜トランジスタを作製する方法であって、該絶縁体層の形成工程がフッ素ポリマーの気相成膜を含むことを特徴とする有機薄膜トランジスタの製造方法及び該方法で製造されてなる有機薄膜トランジスタ。 - 特許庁

A plurality of the connection terminals 16 for output are formed in such a manner that first and second metallic layers 27, 28 consisting of the same metals in respectively the same layers as those of gate electrodes 20 and source electrodes 23 of TFTs 10 as a plurality of thin-film transistors for display overlap flatly in at least a part.例文帳に追加

複数の出力用接続端子１６を複数の表示用薄膜トランジスターとしてのＴＦＴ１０のゲート電極２０及びソース電極２３と夫々同層で同じ金属からなる第１及び第２の金属層２７，２８が、少なくとも一部で平面的に重なるように形成することとした。 - 特許庁

The switching element T8 is connected to a first power supply terminal 1 at the gate, connected to the source of the transistor T6 at the source, connected to the substrate terminal of the transistor T6 at the drain, conducted when the size relation of power supply voltages supplied to the power supply terminals 1 and 2 is normal, and not conducted when it is abnormal.例文帳に追加

スイッチング素子Ｔ８は、ゲートが第１電源端子１に接続され、ソースがトランジスタＴ６のソースと接続され、ドレインがトランジスタＴ６の基板端子と接続され、電源端子１、２に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となる。 - 特許庁

A drain terminal 34d of an N type MOSFET 34 whose drain terminal and gate terminal are connected to an input terminal 30 via a resistor 32, a drain terminal 35d of an N type MOSFET 35 is connected to an output terminal 31 via a resistor 33, and source terminals of both the N type MOSFETs 34, 35 are connected to ground.例文帳に追加

入力端子３０に抵抗器３２を介して、ドレイン端とゲート端とが接続されたＮ型ＭＯＳＦＥＴ３４のドレイン端３４ｄに接続し、出力端子３１に抵抗器３３を介してＮ型ＭＯＳＦＥＴ３５のドレイン端３５ｄに接続し、双方のＮ型ＭＯＳＦＥＴ３４，３５のソース端を接地する。 - 特許庁

In the bias circuit built-in switch IC 10, a gate control signal of FETs 2, 4 connected in parallel with FETs 1, 3 in series connection between a signal input terminal IN and a couple of output terminals OUT1, OUT2 is supplied from a control signal input section 40 via a buffer section 30 consisting of two couples of FETs 5-8.例文帳に追加

信号入力端ＩＮと１対の出力端ＯＵＴ１、ＯＵＴ２間に直列接続されたＦＥＴ１、ＦＥＴ３と並列接続されたＦＥＴ２、ＦＥＴ４のゲート制御信号を２対のＦＥＴ５〜ＦＥＴ８より成るバッファ部３０を介してコントロール信号入力部４０から供給する。 - 特許庁

When the measurement of element admittance is performed by detecting a change in the current flowing through the admittance measuring resistor Ra provided to the sensor current detection circuit 6 is detected, a voltage higher than the voltage of a command voltage source 61 is applied to the gate terminals of two MOS type FETs to set two MOS type FETs to a continuity state.例文帳に追加

センサ電流検出回路６に設けたアドミタンス測定用抵抗Ｒａに流れる電流変化を検出して、素子アドミタンスの測定を行う際には、指令電圧源６１の電圧よりも高い電圧を、２つのＭＯＳ型ＦＥＴのゲート端子に印加して、２つのＭＯＳ型ＦＥＴを導通させる。 - 特許庁

A transistor of a dual gate structure with two control terminals or a series connection of transistors is employed for at least a first stage amplifier element of the high frequency power amplifier circuit and a current mirror circuit provides a bias to an upper side transistor (Q2) through which a current flows in a manner of causing an operation in its saturation region.例文帳に追加

高周波電力増幅回路の少なくとも初段の増幅用素子に２つの制御端子を有するデュアルゲート構造のトランジスタまたは直列形態のトランジスタを使用し、上側のトランジスタ（Ｑ２）にカレントミラー回路でこのトランジスタを飽和領域で動作させるような電流を流すようにバイアスを与える。 - 特許庁

If a voltage corresponding to the lock current is a specified value or more, and when the voltage is applied to the base terminal of the transistor 44, continuity is produced across a collector and an emitter terminals; and a current flowing through a gate of a MOSFET 24 is grounded via the collector terminal and the emitter terminal of the transistor 44.例文帳に追加

したがって、ロック電流に対応する電圧が特定値以上であれば、この電圧がトランジスタ４４のベース端子に印加されることで、コレクタ端子とエミッタ端子との間が導通し、ＭＯＳＦＥＴ２４のゲートに流れていた電流がトランジスタ４４のコレクタ端子及びエミッタ端子を介してアースされる。 - 特許庁

When an input is given to terminals A1-A4 and up/down is switched, a conventionally greater switching voltage is converted into a small current change of 0-10 μA in this embodiment and a gate level change in the MP1, 2; MN1, 2 is remarkably reduced to about 500 mV resulting in decreasing noise.例文帳に追加

入力が端子Ａ１〜Ａ４にあり、ｕｐ−ｄｏｗｎの切替が行なわれる場合に、従来の大きかつた切替電圧が本形態では０〜１０μＡの小電流変化に転換され、ＭＰ１、２；ＭＮ１、２のゲートも電位変化は５００ｍＶ程度と、大巾に低減され、従ってノイズも低減される。 - 特許庁

By this packaging, an input/output terminal CL2 of a gate driver group 2 end part side of the driver GDm, an input terminal RL2 and power supply terminals VDD2.VCC2 and GND2 are connected to a controller 4 and a clock signal CLG, a selection signal and a power voltage are transmitted in the direction from the driver GDm to the driver GD1.例文帳に追加

この実装によりゲートドライバＧＤｍのゲートドライバ群２端部側の入出力端子ＣＬ２、入力端子ＲＬ２、および電源端子ＶＤＤ２・ＶＣＣ２・ＧＮＤ２をコントローラ４に接続し、クロック信号ＣＬ_G 、選択信号ＲＬ_G 、および電源電圧をゲートドライバＧＤｍからゲートドライバＧＤ１の方向へ伝搬させる。 - 特許庁

The selecting circuit is connected at a first input terminal to the third terminal, and at a second input terminal to the fourth terminal LEV, at an output terminal to the gate of the first MOS transistor, and controls the on/off-operation of the first MOS transistor in response to levels of the third and fourth terminals.例文帳に追加

選択回路は、第１の入力端子が前記第３の端子に接続され、第２の入力端子が第４の端子ＬＥＶに接続され、出力端子が前記第１ＭＯＳトランジスタのゲートに接続され、前記第３，第４の端子のレベルに応じて前記第１ＭＯＳトランジスタをオン／オフ制御する。 - 特許庁

A first circuit for lighting inspection connected to a drain signal line and a second circuit for lighting inspection connected to a gate signal line are formed on the periphery of the display region, and respective terminals connected to output bumps of a semiconductor chip in the semiconductor chip mounting region and a third inspection circuit for inspecting disconnection in respective lead lines which are connected to the drain signal line and the gate signal line are formed on the semiconductor chip mounting region.例文帳に追加

ドレイン信号線と接続される第１点灯検査用回路、ゲート信号線と接続される第２点灯検査用回路を表示領域の周辺に形成し、 半導体チップ搭載領域における前記半導体チップの出力バンプと接続される端子のそれぞれと前記ドレイン信号線および前記ゲート信号線と接続される各引き出し線における断線を検査する第３検査用回路を前記半導体チップ搭載領域に形成する。 - 特許庁

Then, gate terminals g1, g2 of the MOS transistors 105a, 105b are connected to each other, and a connection node N1 thereof is connected to a wiring node N3 through a capacitive element 104a, connected to the node N4 through a capacitive element 104b, and connected to the reference power source GND through a resistance element 108.例文帳に追加

そして、ＭＯＳトランジスタ１０５ａ、１０５ｂのそれぞれのゲート端子ｇ１、ｇ２を互いに接続するとともに、その接続ノードＮ１が、容量素子１０４ａを介して配線ノードＮ３に接続され、容量素子１０４ｂを介してノードＮ４に接続され、抵抗素子を１０８介して基準電源ＧＮＤに接続されるように構成する。 - 特許庁

The stray child search system S comprises: a wireless tag 10 provided with unique ID information; a reader/writer 20 attached to a detection gate 21; a server system 30 data-communicably connected to the reader/writer 20; and an information providing terminal 40 and a cellular phone 50 as information terminals for receiving position information distributed from the server system 30.例文帳に追加

迷子探索システムＳは、固有のＩＤ情報が付与された無線タグ１０、検出ゲート２１に取り付けられたリーダライタ２０、該リーダライタ２０とデータ通信可能に接続されたサーバ装置３０、このサーバ装置３０から位置情報の配信を受ける情報端末機としての情報提供端末機４０及び携帯電話機５０を備える。 - 特許庁

An output of the inverter circuit train is supplied to the latch circuit 4 to latch the output by a pulse signal from an address transition detection circuit, and is also supplied to one of the input terminals of the NOR circuit 5; the output of the latch circuit 4 is supplied to the other input terminal of the NOR circuit 5; and the output of the NOR circuit 5 is supplied to the gate of the transistor 6.例文帳に追加

インバータ回路列の出力をラッチ回路４に供給し、アドレス遷移検知回路からのパルス信号によりラッチすると共に、ＮＯＲ回路５の一方の入力端子に供給し、ラッチ回路４の出力をＮＯＲ回路５の他方の入力端子に供給してＮＯＲ回路５の出力をトランジスタ６のゲートに供給する。 - 特許庁

An output current from an FET1 is converted into voltage by a resistor R1 and the voltage is fed back to the gate terminals of the FET1 and an FET2 through a source follower circuit consisting of the level shift circuits of n cascade connection diodes D1 to Dn and an FET4 and an output current is extracted from the drain terminal of the FET2.例文帳に追加

ＦＥＴ１の出力電流を抵抗Ｒｌにより電圧変換し、その電圧をＦＥＴ３、ｎ個の縦続接続ダイオードＤ１〜Ｄｎのレベルシフト回路、およびＦＥＴ４からなるソースフォロア回路を介して、ＦＥＴ１およびＦＥＴ２のゲート端子にフィードバックし、ＦＥＴ２のドレイン端子から出力電流を取り出す。 - 特許庁

To attain miniaturization and cost reduction of a chip and electronic equipment mounted therewith by reducing external capacitive elements and external terminals for connecting the external capacitive elements, in a liquid crystal driving control device made into a semiconductor integrated circuit which has internal power source circuits comprising respective booster circuits and drives source lines and gate lines of a TFT liquid crystal panel.例文帳に追加

昇圧回路を有する電源回路を内蔵しＴＦＴ液晶パネルのソース線とゲート線を駆動する半導体集積回路化された液晶駆動制御装置において、外付けの容量素子および外付けの容量素子を接続するための外部端子を減らしてチップおよびこれを搭載した電子機器の小型化並びに低コスト化を図る。 - 特許庁

A semiconductor integrated circuit is provided with a memory, a logic gate outputting an exclusive OR signal outputted from the prescribed plural memory output terminals, a first selector selecting one signal from output signals of the memory and outputting it, and a second selector selecting either of an output of an exclusive OR signal and an output of the first selector and outputting it.例文帳に追加

半導体集積回路は、メモリと、所定の複数のメモリ出力端子から出力される信号の排他的論理和信号を出力する論理ゲートと、メモリの出力信号から１つの信号を選択して出力する第１のセレクタと、排他的論理和信号出力と第１のセレクタの出力のいずれかを選択して出力する第２のセレクタを備える。 - 特許庁

Before stored information is read from the memory transistors, the control circuit applies voltage for rejecting temporarily RTS occurrence cause electrons (B) existing in a RTS depending region (A) consisting of boundaries 37A, 37C and a bulk 37B of the gate insulation film and voltage for catching temporarily the RTS occurrence cause electrons in the RTS depending region to selection terminals of the memory transistors.例文帳に追加

制御回路は、メモリトランジスタから記憶情報を読み出す前に、界面（３７Ａ、３７Ｃ）とゲート絶縁膜のバルク（３７Ｂ）からなるＲＴＳ依存領域（Ａ）に存在するＲＴＳ発生要因電子（Ｂ）を一時的に排除するための電圧、又はＲＴＳ依存領域にＲＴＳ発生要因電子を一時的に捕獲するための電圧を、メモリトランジスタの選択端子に印加する。 - 特許庁

The gate valve includes the valve element detachably attached to the valve element holder, the valve element being mounted with the valve element heating means, wherein flat connection terminals are provided on the valve element and the valve element holder on their opposed faces along the opposed faces, respectively, for electric connection to the heating means via a coil spring.例文帳に追加

本発明のゲートバルブは、弁体を弁体ホルダに着脱可能に取付けてなるゲートバルブにおいて、弁体に弁体加熱手段を装着し、弁体と弁体ホルダとの対向面に位置し、かつ、対向面に沿って平板状接続端子を弁体および弁体ホルダにそれぞれ設けることにより、該コイルスプリングを介して加熱手段と電気的に接続されていることを特徴としている。 - 特許庁

A p-well region 9 is formed at a substrate surface layer section around a device formation region on a semiconductor substrate 1, and at the same time rings GFP and FP5 at the innermost- and outermost-periphery sides of a group 11 of field plate rings are electrically connected to gate and collector terminals, respectively, on a LOCOS oxide film 10 around the device formation region.例文帳に追加

半導体基板１でのデバイス形成領域の周囲における基板表層部にｐウェル領域９が形成されるとともに、デバイス形成領域の周囲のＬＯＣＯＳ酸化膜１０の上において、フィールドプレートリング群１１の最も内周側のリングＧＦＰがゲート端子と、最も外周側のリングＦＰ５がコレクタ端子と電気的に接続されている。 - 特許庁

Without having to provide the diode element utilizing junction capacitance, the maximum oscillation frequency can be markedly improved from several GHz band to tens of GHz band, by using bulk VS. inter-drain capacitance 10 and 12 and bulk VS. inter-gate capacitances 11 and 13 by the bulk potential control voltage of first and second MOS transistors 1 and 2 inputted from input terminals 7 and 8.例文帳に追加

接合容量を利用したダイオード素子を具備することなく、入力端子７，８から入力される第１及び第２のＭＯＳトランジスタ１，２のバルク電位制御電圧により、バルク対ドレイン間容量１０，１２と、バルク対ゲート間容量１１，１３とを使用することで、最大発振周波数を数ＧＨｚ帯から数十ＧＨｚ帯に大幅に向上することができる。 - 特許庁

To provide a display device applied to, e.g. a display device having organic EL elements in which a change with time in a light emitting element is surely corrected by preventing a luminance level from decreasing in constitution in which a light emitting element is driven by a transistor of source-follower circuitry with a gate-source voltage based upon the voltage between terminals of a signal level holding capacitor.例文帳に追加

本発明は、ディスプレイ装置に関し、例えば有機ＥＬ素子によるディスプレイ装置に適用して、信号レベル保持用のコンデンサの端子間電圧によるゲートソース電圧によりソースフォロワ回路構成によるトランジスタで発光素子を駆動する構成において、輝度レベルの低下を防止して確実に発光素子の経時変化を補正することができるようにする。 - 特許庁

Plural redundancy selecting signal lines are made common every plural lines and connected to input terminals of a 3 input NAND gate 5 from redundancy selecting circuits 2A, 2B, 2C in which address decode-signal lines 1A, 1B, 1C are connected to its input terminal and a redundancy cell selecting signal line is connected to its output terminal, and a redundancy cell selecting signal is outputted.例文帳に追加

入力端にアドレスデコード信号線１Ａ、１Ｂ及び１Ｃが接続され出力端にリダンダンシーセル選択信号線が接続されたリダンダンシー選択回路２Ａ、２Ｂ及び２Ｃから、３入力ＮＡＮＤゲート５に複数の前記リダンダンシー選択信号線が複数本ずつ共通化され、ＮＡＮＤゲート５の入力端に接続されて、リダンダンシーセル選択信号を出力する。 - 特許庁

In an output circuit 120 which has an output step prepared by connecting two output transistors in series between two electric power source voltage terminals and outputs the signal supplied to the gate signal generation circuit 210 of the liquid crystal panel, one or more transistors Q1, Q3 are further connected in series between two output transistors Q2, Q4 and voltage applied between drain and source is reduced.例文帳に追加

２つの電源電圧端子間に２つの出力トランジスタが直列に接続されてなる出力段を有し、液晶パネルのゲート信号生成回路（２１０）へ供給する信号を出力する出力回路（１２０）にて、２つの出力トランジスタ（Ｑ２，Ｑ４）間にさらに１または２以上のトランジスタ（Ｑ１，Ｑ３）を直列に接続して、ドレイン・ソース間に印加される電圧を減少させる。 - 特許庁