「multiplicand」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

To realize the acceleration of a product-sum operation by parallelizing the readout of a multiplier and a multiplicand.例文帳に追加

乗数と被乗数の読み出しを並列化して積和演算の高速化を実現する。 - 特許庁

Further, the remainder calculating apparatus has a selector that outputs either one of a value of the first multiplicand register and a value of the second multiplicand register to the calculator based on a comparison result between the calculation result of the Montgomery multiplication and the divisor.例文帳に追加

更に、モンゴメリ乗算の演算結果と除数との比較結果に基づき、第１の被乗数レジスタの値と第２の被乗数レジスタの値のうちのいずれか一方の値を演算器に出力するセレクタを有する。 - 特許庁

The multiplier comprises a multiplication array 41 for generating a partial product by performing a multiplication of a multiplier and a multiplicand, and a partial product control circuit 42 which generates an enable signal for activating an effective region in the multiplication array corresponding to effective digits of the multiplier and the multiplicand.例文帳に追加

本発明に係る乗算装置は、乗数と被乗数との乗算を行うことによって部分積を生成する乗算アレイと、部分積制御回路とを備える。 - 特許庁

Further, the numbers of '1's or '0's of the multiplier and multiplicand are checked and the multiplier or multiplicand which has less '1's or '0's is set as a multiplier to speed up the multiplication.例文帳に追加

さらに、乗数と被乗数との１または０の個数を調べて、１または０の少ない方を乗数に設定することにより乗算の高速化を実現する。 - 特許庁

An input value generation unit generates a plurality of partial multiplication results of divided multiplicand data and multiplier data obtained by dividing multiplicand data and multiplier data for each predetermined decode unit as decode data that indicates a value being different from a fixed value which has a wider data width than the divided multiplicand data and the multiplier data by a predetermined number of bits.例文帳に追加

入力値生成部は所定のデコード単位ごとに被乗数データおよび乗数データを区切って、区切られた被乗数データおよび乗数データの複数の部分乗算結果を、区切られた被乗数データおよび乗数データよりも広いデータ幅を有する固定値から所定ビット数だけ異なる値を示すデコードデータとして生成する。 - 特許庁

A multiplication array 12 inputs encoded multiplier Y and multiplicand X outputted from a booth encoder 11 and calculates a partial product.例文帳に追加

乗算アレイ１２は、ブースエンコーダー１１の出力であるエンコードされた乗数Ｙと被乗数Ｘを入力し、部分積を算出する。 - 特許庁

The multiplication/accumulation module (300) includes a multiplication/application core (320), a multiplier register (302), a multiplicand register (306) and a result register (318).例文帳に追加

乗算累算モデュール(300)は乗算累算コア(320)、乗算器レジスタ(302)、被乗数レジスタ(306)および結果レジスタ(318)を含む。 - 特許庁

When the cross operation is required, the RISC processor 10 loads a multiplicand and a multiplier to registers 34 and 36 of the coprocessor 12.例文帳に追加

タスキ掛け演算が必要となる場合、ＲＩＳＣプロセッサ１０はコプロセッサ１２のレジスタ３４、３６に被乗数及び乗数をロードする。 - 特許庁

An m-bit (m: positive integer) partial product part 7 ANDs the LSB of the multiplier shift register 4 and the respective bits of an m-bit multiplicand.例文帳に追加

ｍビット（ｍは正の整数）の部分積部７は乗数シフトレジスタ４のＬＳＢとｍビットの被乗数の各ビットとを論理積する。 - 特許庁

A multiplier circuit 306 performs an operation about a multiplicand 302 and a multiplier 304.例文帳に追加

本発明によれば、被乗数をキャッシュルックアップビット（ＣＬＢ）とテーブルルックアップビット（ＴＬＢ）とに分割する。 - 特許庁

A partial product generating part G_j (0≤j≤m) generates a partial product P_j based on the multiplier signal t_j and a multiplicand X.例文帳に追加

部分積生成部Ｇ_j（０≦ｊ≦ｍ）は乗数信号ｔ_jと被乗数Ｘとに基づいて部分積Ｐ_jを生成する。 - 特許庁

The effective digits depend on the format of the multiplier and the multiplicand.例文帳に追加

部分積制御回路は、乗算アレイのうち乗数及び被乗数の有効桁に対応する有効領域を活性化するイネーブル信号を生成する。 - 特許庁

The product sum computing element 41 executes the product-sum operation by the 40-bit data, a 16-bit data multiplicand B and a multiplier C.例文帳に追加

積和演算器４１は４０ビットデータと１６ビットデータ被乗数Ｂと乗数Ｃとによって積和演算を実行する。 - 特許庁

In the multiplier 20, a multiplier factor is input to a first terminal 22, and a multiplicand is input to a second terminal 24.例文帳に追加

乗算器２０は、第１の端子２２に乗数が入力され、第２の端子２４に被乗数が入力される。 - 特許庁

One bit of a multiplicand is defined as the other input of the AND gates 41 in the respective product sum units 401-404.例文帳に追加

いずれの積和単位４０１〜４０４においても、被乗数の１ビットがアンドゲート４１の他方の入力となる。 - 特許庁

In the addition-based calculation, when the last two figures of bits in the multiplication are 1, 0, addition for the multiplicand is performed, while when they are 1, 1, subtraction for the multiplicand is performed while shifting to the subtraction-based calculation.例文帳に追加

ここで、加算基調の演算では、乗数におけるビットの数値が下桁側から順に１、０となる場合に被乗数に係る加算を行い、下桁側から順に１、１となる場合に減算基調の演算に移行しつつ被乗数に係る減算を行う。 - 特許庁

In the subtraction-based calculation, when the last two figures of bits in a sign extension multiplier are 0, 1, subtraction for the multiplicand is performed, while when they are 0, 0, addition for the multiplicand is performed while shifting to the addition-based calculation.例文帳に追加

また、減算基調の演算では、符号拡張乗数におけるビットの数値が下桁側から順に０、１となる場合に被乗数に係る減算を行い、下桁側から順に０、０となる場合に加算基調の演算に移行しつつ被乗数に係る加算を行う。 - 特許庁

The multiplication method includes steps of: dividing the n-bit multiplier y to generate a plurality of divided multipliers when predetermined conditions are established among m, n, and k; multiplying each of the plurality of divided multipliers and the multiplicand x using the k-bit arithmetic unit; deriving the result of multiplying the multiplicand x and the multiplier y based on the result of multiplying each of divided multipliers and the multiplicand x.例文帳に追加

この乗算方法は、ｍ、ｎ、ｋの間に所定の条件が成立する場合に、ｎビットの乗数ｙを分割して、複数の分割乗数を生成するステップと、複数の分割乗数のそれぞれと、被乗数ｘの乗算演算を、ｋビット演算器を用いて実行するステップと、分割乗数のそれぞれと被乗数ｘとの乗算結果をもとに、被乗数ｘと乗数ｙの乗算結果を導出するステップとを含む。 - 特許庁

When a single voltage pulse of pulse width Ti corresponding to a multiplicand is input to a terminal A of the resistance change type variable resistor element 1 having terminals A, B and a voltage pulse string of a pulse frequency Fi corresponding to a multiplier is input to the terminal B, a PWM (pulse width modulation) signal according to the Fi, Ti corresponding to a product operation result between the multiplicand and the multiplier is output.例文帳に追加

端子Ａ・Ｂを有する抵抗変化型可変抵抗素子１の、端子Ａに被乗数に対応するパルス幅Ｔｉの単一電圧パルスを入力し、端子Ｂに乗数に対応するパルス周波数Ｆｉの電圧パルス列を入力することにより、被乗数と乗数との積演算の結果に対応するＦｉ・Ｔｉに応じたＰＷＭ（Pulse Width Modulation）信号が出力される。 - 特許庁

When an m-bit multiplicand X and an n-bit (m≥n) multiplier Y which are shown by two's complements are multiplied, the multiplier Y is outputted one bit by one bit in order from the least significant bit y0 of the multiplier Y to an AND gate 12 according to clock signal CLK to control input of the multiplicand X to an input terminal A of a full adder 13.例文帳に追加

それぞれ２の補数で表示されたｍビットの被乗数Ｘとｎビット（但し、ｍ≧ｎ）の乗数Ｙを乗算するときに、クロック信号ＣＬＫに従って乗数Ｙの最下位ビットｙ０から順に１ビットずつＡＮＤゲート１２に出力し、被乗数Ｘの全加算器１３の入力端子Ａへの入力を制御する。 - 特許庁

An encoder outputs a multiplication result between the multiplicand data and the multiplier data by encoding the decoded multiplication data generated by the multiplication unit for each decode unit.例文帳に追加

エンコーダは、乗算部によって生成されたデコードされた乗算データをデコード単位ごとにエンコードすることによって、被乗数データと乗数データとの間の乗算結果を出力する。 - 特許庁

At least one register selected from a group consisting of the multiplier register and the multiplicand register is arranged on the input side of the multiplication/accumulation core (320).例文帳に追加

乗算器レジスタと被乗数レジスタからなるグループから選択された少なくとも１個のレジスタが前記乗算累算コアの入力側に配置されている。 - 特許庁

The encoder of the multiplier for multiplying a plural bits of multiplier data with a plural bits of multiplicand data is provided with an operator generating part and a partial-product data generating part.例文帳に追加

複数ビットの乗数データと複数ビットの被乗数データとを乗算する乗算器のエンコーダにおいて、演算子発生部及び部分積データ発生部を備えるエンコーダ。 - 特許庁

Further, the three character masks are used and one of the multiplicand, multiplier, and product is made unknown to freely present all problems of multiplication in a collection of problems.例文帳に追加

また、３枚の文字マスクの使用で被乗数，乗数，答のどれかを未知数にし、問題集等にある九九で構成される全ての問題が自在に提示できるようにする。 - 特許庁

With a load instruction from the RISC processor 10 as a trigger, the product sum operating coprocessor 12 executes the cross operation while using the multiplicand and multiplier written in the registers 34 and 36 and writes the result into an output register 42.例文帳に追加

積和演算コプロセッサ１２は、ＲＩＳＣプロセッサ１０からのロード命令をトリガーとしてレジスタ３４、３６に書き込まれた被乗数及び乗数を用いてタスキ掛け演算を実行し、出力レジスタ４２に書き込む。 - 特許庁

To maintain the arithmetic accuracy and to reduce the circuit scale of a digital integration device performing the cumulative processing of multiplied results with a multiplicand and a multiplier as a mantissa part and an exponent part.例文帳に追加

被乗数と乗数とを仮数部と指数部として乗算結果の累積処理を行うディジタル積分装置に関し、演算精度を維持して回路規模の縮小を図る。 - 特許庁

The partial-product data generating part receives the multiplicand data and outputs the plural bits of partial-product data in response to 1 bit data among the multiplier data and the plurality of operators.例文帳に追加

部分積データ発生部は、被乗数データを受信し、乗数データのうち１ビットデータと複数個の演算子に応答して複数ビットの部分積データとを出力する。 - 特許庁

A partial product generating part 400 multiplies the booth-encoded multiplier Y and a multiplicand X to generate a plurality of partial product columns having the value of any of -2X, -X, 0, X and 2X.例文帳に追加

部分積生成部４００は、ブース符号化した乗数Ｙと被乗数Ｘとを乗算することによって、−２Ｘ、−Ｘ、０、Ｘ、２Ｘのいずれかの値をもつ複数の部分積列を複数生成する。 - 特許庁

In a PBMM (Pipelined Bipartite Modular Multiplication) method, modulus M which is an r-ary and n-digit integer, r-ary and n-digit multiplicand X, and multiplier Y are input in X*Y=X×Y×r^-m mod M.例文帳に追加

ＰＢＭＭ法において、Ｘ＊Ｙ＝Ｘ・Ｙ・ｒ^-m ｍｏｄ Ｍにおいて、ｒ進ｎ桁の整数である法Ｍ、ｒ進でｎ桁の被乗数Ｘ及び乗数Ｙを入力とする。 - 特許庁

As shown by the signs 1k and 2d in Fig.3, marks functioning as a mechanism for setting the use position of the slide rule for each multiplicand are provided on the display body and the slide rule and, by setting the position of the slide rule, the value of the product of multiplication is read.例文帳に追加

図３の符号1k及び2dに示したように、段毎に滑尺の使用位置を設定するための機構としての印が表示体及び滑尺にあって、滑尺を位置決めすることによって、九九の積の値を読み取る。 - 特許庁

A first encoding circuit E_j1 generates control codes A_1 and A_2 which determine a multiplying factor (1 or 2 time(s)) of the partial product to a multiplicand corresponding to a bit Y_2j and a bit Y_2j-1 of a multiplier.例文帳に追加

第１の符号化回路Ｅ_ｊ１は、乗数のビットＹ_２ｊおよびビットＹ_２ｊ−１に応じて、被乗数に対する部分積の倍率（１倍または２倍）を決定する制御符号Ａ_１および制御符号Ａ_２を生成する。 - 特許庁

To provide a method and a device for multiplication which can decrease the circuit scale and make the operation speed fast by minimizing the constitution other than a multiplier which is added so as to multiply multiplicand data having a larger bit width than the multiplier in use by multiplier data.例文帳に追加

使用する乗算器よりビット幅の大きい被乗数データ及び乗数データの乗算を可能とするために追加される乗算器以外の構成を最小限に抑え、回路規模の小型化と動作速度の高速化が可能な乗算方法及び装置を提供する。 - 特許庁

In the arithmetic unit which multiplies a multiplicand and a multiplier for the binary system, Addition-based calculation is performed according to the arrangement from the last digit of bits in multiplication, then at least either the addition-based or subtraction-based calculation is sequentially performed.例文帳に追加

二進法に係る被乗数と乗数との乗算を行う演算装置において、乗数におけるビットの数値の下桁側からの配列に応じて、加算基調の演算を行った後に、該加算基調の演算および減算基調の演算のうちの少なくとも一方の演算を順次に行うことを決定する。 - 特許庁

In a mutiplier for performing the addition of the inputted partial products of multiplicand and multiplier factor by passing through a plurality of full adders 6 arranged in line and column directions, and outputting the product, an intermediate resistor 9 for temporarily holding the inputted digital signal and outputting the held digital signal when inputting a prescribed load signal is provided in the middle of the operation route of all the adders 6.例文帳に追加

行および列方向に配列された複数の全加算器６…を経由させることによって、入力される被乗数および乗数の部分積の加算を行い、積を出力する乗算器において、上記全加算器６…の演算経路の途中に、入力されるデジタル信号を一時的に保持するとともに、所定のロード信号が入力されると、保持しているデジタル信号を出力する中間レジスタ９を設ける。 - 特許庁

The multiplication method is provided for multiplying an m-bit multiplicand and an n-bit multiplier y using a k-bit arithmetic unit which can be used for calculating the product of a p-bit value and a q-bit value according to two or more combinations of p and q (p and q are natural numbers) satisfying p+q=k.例文帳に追加

本発明の乗算方法は、ｐ＋ｑ＝ｋ（ｐ、ｑは自然数）を満たすｐ、ｑの２つ以上の組み合わせに対して、ｐビットの値とｑビットの値の積の演算に使用可能なｋビットの演算器を用いて、ｍビットの被乗数ｘとｎビットの乗数ｙの積を乗算演算する乗算方法である。 - 特許庁

To provide a small-blackboard type rotary multiplication instruction tool which can immediately present intended problems by presenting problems of multiplication and the answers to them with large characters concretely in the form of 'a multiplicand by a multiplier make a product' by using two rotary dials and also presenting all problems consisting of multiplication by using three character masks.例文帳に追加

本発明は、２枚の回転文字盤を使用し、かけ算九九の問題とその答が大きな文字で被乗数×乗数＝答の形で具体的に提示できるようにし、３枚の文字マスク使用で、九九で構成される全ての問題が提示でき、意図する問題が即座に提示できるようにした小黒板形式の回転式九九指導教具の提供が目的である。 - 特許庁

To reduce the hardware quantity of a multiplication device which divides the multi plier of n-bits into M bits and outputs a final multiplication result by executing multiplication for M-times in a multiplication device which divides multiplier n-bits into plural pieces of bits at the time of multiplying the multiplier of n-bits and a multiplicand, executes multiplica tion plural times and outputs the final multiplication result.例文帳に追加

ｎビットの乗数と被乗数との乗算に際して乗数ｎビットを複数個に分割し、複数回の乗算を行って最終的な乗算結果を出力する乗算装置に関し、ｎビットの乗数をＭ個に分割してＭ回の乗算によって最終的な乗算結果を出力する乗算装置のハードウエア量を削減する。 - 特許庁

A Montgomery multiplication circuit 201 carries out remainder operation by Montgomery multiplication based on an addition of the multiplication result of A and B, the multiplication result of M and Q, and an intermediate result S, wherein A is the multiplicand, B is the multiplier, M is the modulus, and Q is the intermediate value.例文帳に追加

被乗数をＡ、乗数をＢ、法をＭ、中間値をＱとし、Ａ及びＢの乗算結果とＭ及びＱの乗算結果と中間結果Ｓとの加算結果に基づいて、モンゴメリ乗算による剰余演算を行うモンゴメリ乗算回路２０１において、演算回路Ａ３０１及び演算回路Ｄ６０１は、所定の動作周波数ｃｌｋ１ｘの２倍の動作周波数ｃｌｋ２ｘにて、Ａ及びＢの乗算処理とＭ及びＱの乗算処理とを行う。 - 特許庁