「n-e-P」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

A correction section 54 generates detection data DC[m, n] corrected by dividing the differential between the detection data D[m, n] and the dark-time data P[m, n] obtained by the data acquiring section 52 for the light-receiving element E during illumination with the correction data Δ[m, n].例文帳に追加

補正部５４は、照明時の受光素子Ｅについてデータ取得部５２が取得した検出データＤ[m,n]と暗時データＰ[m,n]との差分を補正用データΔ[m,n]により除算することで補正後の検出データＤC[m,n]を生成する。 - 特許庁

Recording paper P is conveyed by conveyance amount obtained by adding (Q-E) x N to conveyance amount xN of the recording paper P before compensation (step S37).例文帳に追加

補正前の記録紙Ｐの搬送量（ｘ・Ｎ）に（Ｑ−Ｅ）・Ｎを加算した搬送量で記録紙Ｐを搬送する（ステップＳ３７）。 - 特許庁

Recording paper P is conveyed by conveyance amount obtained by adding (Q-E) x N to conveyance amount xN of the recording paper P before compensation (step S57).例文帳に追加

補正前の記録紙Ｐの搬送量（ｘ・Ｎ）に（Ｑ−Ｅ）・Ｎを加算した搬送量で記録紙Ｐを搬送する（ステップＳ５７）。 - 特許庁

In the signature system based on pairing on the elliptic curve, a key generation center device 10 carries out setup processing including selecting points P, Q respectively from specific spaces <P>, <Q> constituting (n) torsion groups E[n] of an elliptic curve E.例文帳に追加

楕円曲線上のペアリングに基づく署名方式において、鍵生成センター装置１０が、楕円曲線Ｅのｎねじれ群Ｅ[ｎ]を構成する固有空間＜Ｐ＞，＜Ｑ＞からそれぞれ点Ｐ，Ｑを選択することを含むセットアップ処理を実行する。 - 特許庁

An emitter E, a collector C1 and a sub-collector C2 of a transistor Q1 are formed of n-type regions and a base B is formed of a p-type region.例文帳に追加

トランジスタＱ１のエミッタＥ、コレクタＣ１及びサブコレクタＣ２はｎ型領域からなり、ベースＢはｐ型領域からなる。 - 特許庁

In a region RB, a P-type well 4a to be a base B, an N+ diffusion region 15a to be an emitter E, and a bottom N-type well 6 to be a collector C are formed.例文帳に追加

領域ＲＢには、ベースＢとなるＰ型ウェル４ａ、エミッタＥとなるＮ＋拡散領域１５ａおよびコレクタＣとなるボトムＮ型ウェル６が形成されている。 - 特許庁

The facsimile machine F receives the facsimile signal through a radio communication line and a network N, converts the facsimile signal into the original e-mail information with a modem and prints out the e-mail information on paper P.例文帳に追加

ＦＡＸ装置Ｆでは、ＦＡＸ信号を無線通信回線及びネットワークＮを介して受信し、モデムにより元の電子メール情報に変換して用紙Ｐに印刷出力する。 - 特許庁

The clock can be unified, by setting the number of clocks required for A/D conversion to be D (=2^M;M is bit number) and the frequency expansion clock number for filling a difference between both clock numbers to be E, and (D+E)=(C+B)*N/P.例文帳に追加

ＡＤ変換に要するクロック数Ｄ（＝２＾Ｍ；Ｍはビット数）とし、両者のクロック数の差を埋める周期延長クロック数Ｅとし、（Ｄ＋Ｅ）＝（Ｃ＋Ｂ）＊Ｎ／Ｐとすることで、クロックを一元化する。 - 特許庁

Twenty hexagonal structural elements 11 are represented as A, B, C, D, E, F, G, H, I, J, K, L, M, N, O, P, Q, R, S and T in order.例文帳に追加

２０個の六角形構造要素１１を順に要素Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈ、Ｉ、Ｊ、Ｋ、Ｌ、Ｍ、Ｎ、Ｏ、Ｐ、Ｑ、Ｒ、Ｓ及びＴとする。 - 特許庁

The chromium (III) complex represented by formula (I) is provided (wherein R_1, R_2, A, E, X, Z, p and n are each as same as described in claim 1).例文帳に追加

本発明は、式(I)： (式中、Ｒ_1、Ｒ_2、Ａ、Ｅ、Ｘ、Ｚ、ｐ及びｎは請求項１に記載の意義を有する)で表されるクロム(III)三座錯体に関する。 - 特許庁

Thereafter, the p-type GaN substrate 7 is turned into a thin film so as to be restrained from increasing in resistance and turned to a p-type GaN electrode forming region 8 (Figure 1 (d)), and a p-type electrode 11 and an n-type electrode 12 are formed using evaporation, lithography, and dry etching (Figure 1 (e)).例文帳に追加

その後、抵抗値を抑えるためにｐ型ＧａＮ基板７を薄膜化してｐ型ＧａＮ電極形成領域８とし（図１（ｄ））、ｐ型電極１１およびｎ型電極１２を、蒸着、リソグラフィ、ドライエッチングを用いて形成する（図１（ｅ））。 - 特許庁

A semiconductor set connected in series like an N-type FET 10a and a P-type FET 10b is connected in parallel with a 42-V high-voltage power source E, and the terminals of motors M1, M2 connected in series are sequentially connected to connecting points of the N-type FET and the P-type FET.例文帳に追加

ｎ型ＦＥＴ１０ａとｐ型ＦＥＴ１０ｂのように直列に接続した半導体素子組を並列に４２Ｖの高電圧電源Ｅに接続し、直列接続した１４Ｖ用のモータＭ１、Ｍ２の各端子を順次にｎ型ＦＥＴとｐ型ＦＥＴの接続点に接続してある。 - 特許庁

After the N well 7 and thermal oxide film 25 are formed ((c), (d)), boron 27 is ion-implanted in the P substrate 1 using the thermal oxide films 17, 25 as the mask (e) and the IP well and P well are formed simultaneously through the annealing process (f).例文帳に追加

Ｎウエル７及び熱酸化膜２５を形成した後（（ｃ），（ｄ））、熱酸化膜１７，２５をマスクにしてＰ基板１にボロン２７のイオン注入を行ない（ｅ）、アニール処理を施してＩＰウエル５とＰウエル９を同時に形成する（ｆ）。 - 特許庁

The category 1 includes the most powerful base stations B, C, D, E, F, G as next connection base stations and the category 2 includes base stations I, J, K, L, M, N, O, P, Q, R, S to which the mobile station 40 is possibly connected.例文帳に追加

カテゴリ１には次接続基地局として最も有力な基地局Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇが記載され、カテゴリ２には移動局４０が接続する可能性のある基地局Ｈ，Ｉ，Ｊ，Ｋ，Ｌ，Ｍ，Ｎ，Ｏ，Ｐ，Ｑ，Ｒ，Ｓが記載されている。 - 特許庁

To construct a structure from the series connections shown in Figure 2, connections of A-Q, A-H, B-S, C-G, D-T, E-L, F-J, I-P, K-O, M-T, and N-R are made.例文帳に追加

図２の直列連結体から構造物を構築するに当たってＡ−Ｑ、Ａ−Ｈ、Ｂ−Ｓ、Ｃ−Ｇ、Ｄ−Ｔ、Ｅ−Ｌ、Ｆ−Ｊ、Ｉ−Ｐ、Ｋ−Ｏ、Ｍ−Ｔ、Ｎ−Ｒが連結される。 - 特許庁

Thereafter, as shown in step (c), a resist mask 6 having openings only at contact forming portions for connection with Al interconnections is formed, after which P ions of an n-type impurity are implanted in step (d) to form highly doped n-type polycrystalline silicon regions 4a as shown in step (e).例文帳に追加

その後、（ｃ）に示すように、Ａｌ配線とのコンタクトを形成する部分のみ開口したレジストマスク６を形成してから、（ｄ）でｎ型の不純物のＰ（リン）を打ち込み、高濃度のｎ型多結晶シリコン領域４ａを（ｅ）に示すように形成する。 - 特許庁

A P^+ type channel stop layer under the source and drain region of a transfer transistor 103 is arranged such that it contacts a depletion region 208, which is formed around the floating diffusion region 106, i.e. an N^+ diffusion layer, only at E point.例文帳に追加

転送トランジスタ１０３のソースドレイン領域の下のＰ＋チャネルストップ層がＮ＋拡散層であるフローティングディフュージョン領域１０６の周りに形成される空乏層２０８と概ね点Ｅのみで接触するようにする。 - 特許庁

The cancelling circuit further has a noise cancelling element 24 having a gate electrode E formed on a P-type semiconductor layer and an adjacent inter-element isolating region L via a gate insulating film 32 and connected to a gate electrode B of a P-ch MOSFET 2 and an N-type semiconductor layer connected to an output wire D.例文帳に追加

さらに、ゲート絶縁膜３２を介してＰ型半導体層及び隣接する素子間分離領域Ｌ上に形成され、Ｐｃｈ−ＭＯＳＦＥＴ２のゲート電極Ｂと接続されるゲート電極Ｅと、出力配線Ｄに接続されるＮ型半導体層とを備えるノイズキャンセル素子２４を有している。 - 特許庁

The method for manufacturing a semiconductor device comprises a step for forming an n-type semiconductor region 2 partially on a p-type semiconductor substrate 1, a step for forming an anti-oxidation layer 3 by lowering n-type carrier concentration above the n-type semiconductor region, and a step for forming a base region B, an emitter region E and a collector region C above the anti-oxidation layer 3.例文帳に追加

本発明は、ｐ型半導体基板１上部に部分的にｎ型半導体領域２を形成する工程と、前記ｎ型半導体領域上部のｎ型キャリア濃度を下げて酸化防止層３を形成する工程と、前記酸化防止層３上にベース領域Ｂとエミッタ領域Ｅとコレクタ領域Ｃを形成する工程を備えたことを特徴とする。 - 特許庁