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nchを含む例文一覧と使い方

該当件数 : 168



例文

The Nch transistors MN3 and MN5 are connected to the Nch transistor MN1, and the Nch transistors MN4 and MN7 are connected to the Nch transistor MN2.例文帳に追加

NchトランジスタMN1にはNchトランジスタMN3及びMN5が、NchトランジスタMN2にはNchトランジスタMN4及びMN7が接続される。 - 特許庁

The delay circuit 2a consists of Nch transistors MN1-8.例文帳に追加

遅延回路2aは、NchトランジスタMN1〜8からなる。 - 特許庁

Each pair of the Nch MOS transistor NMT1 and the Nch MOS transistors NMTR1 to NMTRm, the Nch MOS transistor MMT2 and the Nch MOS transistors NMTR1 to NMTRm, and the Nch MOS transistor NMTn and the Nch MOS transistors NMTR1 to NMTRm configures a current mirror circuit having different mirror ratios.例文帳に追加

Nch MOSトランジスタNMT1とNch MOSトランジスタNMTR1乃至m、Nch MOSトランジスタNMT2とNch MOSトランジスタNMTR1乃至m、Nch MOSトランジスタNMTnとNch MOSトランジスタNMTR1乃至mは、それぞれミラー比の異なるカレントミラー回路を構成する。 - 特許庁

The Nch transistors MN6 and MN8 are connected to the Nch transistors MN5 and MN7, respectively.例文帳に追加

NchトランジスタMN5とMN7とには、それぞれNchトランジスタMN6とMN8とが接続される。 - 特許庁

例文

Updating the NCH and CCH, the NCH is previously set to the broadcast receiving means which is not receiving for display.例文帳に追加

NCH,CCHを更新し、表示用に受信中の放送受信手段でない方の放送受信手段にNCHを予め設定しておく。 - 特許庁


例文

The control part 30 controls the ON/OFF of the Nch type MOSFET 101.例文帳に追加

制御部30は、Nch型MOSFET101のオンオフを制御する。 - 特許庁

More preferably, the electrostatic protective element is arranged between the Pch region and the Nch region of the output circuits.例文帳に追加

より好ましくは、その静電保護素子を出力回路のPch領域とNch領域の間に配置する。 - 特許庁

A source of the Nch-MOSFET N3 in the second switch group is connected to its back gate.例文帳に追加

第2スイッチ群のNch−MOSFET N3のソースとそのバックゲートを接続する。 - 特許庁

The Nch transistors MN3 and 4 are controlled by control voltage VC.例文帳に追加

NchトランジスタMN3及び4は制御電圧VCにより制御される。 - 特許庁

例文

A gate of the Nch transistor MN5 is connected to an output node OUTB.例文帳に追加

NchトランジスタMN5のゲートは、出力ノードOUTBと接続される。 - 特許庁

例文

Whereas, in the case of the "Low level", the control Nch MOS transistor NS1 is turned off and the NAND gate 2 is deactivated.例文帳に追加

一方、“Low”レベルの時にオフし、NANDゲート2が動作を停止する。 - 特許庁

A gate of the Nch transistor MN7 is connected to an output node OUT.例文帳に追加

NchトランジスタNM7のゲートは、出力ノードOUTと接続される。 - 特許庁

A power supply interruption circuit 11 includes a latch relay 6, an Nch_FET 4, and a transistor 7.例文帳に追加

電源遮断回路11は、ラッチリレー6とNch_FET4とトランジスタ7とを設けている。 - 特許庁

On the transistor Nch-Tr and metal capacity, an interlayer nitride film 16 is formed in the gate oxide film of the transistor Nch-Tr for preventing the entrance of hydrogen.例文帳に追加

Nch−Tr及びメタル容量上には、トランジスタのゲート酸化膜中に、水素が侵入するのを防止するための層間窒化膜16が形成されている。 - 特許庁

Nch-MOS TRs 2e, 2d with high BVDS and BVGS are connected to an inter-source connecting point 2S between the Nch-MOS TRs 2a, 2b.例文帳に追加

さらにNch−MOSトランジスタ2aと2bのソース間接続点2SにBVDS,BVGSが高いNch−MOSトランジスタ2e,2dが接続される。 - 特許庁

The clamping circuit 2 is provided with an Nch MOS transistor MP3, an Nch MOS transistor MP4, a Pch MOS transistor MP1 and a Pch MOS transistor MP2.例文帳に追加

クランプ回路2には、Nch MOSトランジスタMP3、Nch MOSトランジスタMP4、Pch MOSトランジスタMP1、及びPch MOSトランジスタMP2が設けられる。 - 特許庁

The phase compensation circuit 4 is located between the differential input stage 2 and the output stage 3, and comprises a depletion Nch MOS transistor DN1 and an enhancement Nch MOS transistor EN4.例文帳に追加

位相補償回路4は、差動入力段2と出力段3の間に設けられ、デプレッション型NchMOSトランジスタDN1及びエンハンスメント型NchMOSトランジスタEN4から構成されている。 - 特許庁

The switch part is conducted before the high side nch transistor FET1 is conducted, and become nonconductive synchronously with conduction of the high side nch transistor FET1.例文帳に追加

スイッチ部は、ハイサイドnchトランジスタFET1の導通に先立ち導通し、ハイサイドnchトランジスタFET1の導通に同期して非導通となる。 - 特許庁

The clamp section 3 is provided between a node N3 and a low potential side power source (ground potential) Vss and is constituted of an Nch MOS transistor NMT1 and a gate-grounded Nch MOS transistor NMT2.例文帳に追加

クランプ部3は、ノードN3と低電位側電源(接地電位)Vssの間に設けられ、Nch MOSトランジスタNMT1及びゲート接地のNch MOSトランジスタNMT2から構成される。 - 特許庁

A drain of the Nch MOS transistor NMT 12 is connected to gates of the NMT 11 of Nch MOS TRANSISTOR of the NMT12, NMT21, NMT22, NMT31, NMT32, NMT41, NMT42, NMT51, and NMT52.例文帳に追加

Nch MOSトランジスタNMT12のドレインは、Nch MOSトランジスタNMT11、NMT12、NMT21、NMT22、NMT31、NMT32、NMT41、NMT42、NMT51、及びNMT52のゲートに接続される。 - 特許庁

The constant current generation circuit 70 includes a current source 1, a control circuit 2, an LPF 3, switches SW1 to SWn, Nch MOS transistors NMT1 to NMTn, and Nch MOS transistors NMTR1 to NMTRm.例文帳に追加

定電流発生回路70には、電流源1、制御回路2、LPF3、スイッチSW1乃至n、Nch MOSトランジスタNMT1乃至n、及びNch MOSトランジスタNMTR1乃至mが設けられる。 - 特許庁

A signal path composed of n-channel transistors M1 and M4, cascode-connected n-channel transistors (M5, M7) and (M6, M8), and p-channel transistors M11, M12 is configured as a three-stage amplifier circuit and functions as a gain path having a high gain and narrow band characteristics.例文帳に追加

NchトランジスタM1,M4→カスコード接続されたNchトランジスタ(M5,M7),(M6,M8)→PchトランジスタM11,M12からなる信号経路は3段の増幅回路として構成され、高利得で狭帯域の特性を有するゲイン・パスとして機能する。 - 特許庁

Nch transistors N1, N2, N3 to which resistance devices are inserted in series, are also prepared at a pull-down side of the driver 2 and configured to select ON resistance at an Nch transistor side and a resistance value of the resistance device.例文帳に追加

また、ドライバ2のプルダウン側においても、抵抗素子が直列に挿入されたNchトランジスタN1、N2、N3を用意し、Nchトランジスタ側のON抵抗と抵抗素子の抵抗値とを選択可能に構成する。 - 特許庁

A signal path from n-channel transistors M1, M4 to cascode-connected n-channel transistors (M5, M7), (M6, M8) to p-channel transistors M31, M32 is configured as a three-stage amplifier circuit, and functions as a gain path having characteristics of a high gain and narrow band.例文帳に追加

NchトランジスタM1,M4→カスコード接続されたNchトランジスタ(M5,M7),(M6,M8)→PchトランジスタM31,M32からなる信号経路は3段の増幅回路として構成され、高利得で狭帯域の特性を有するゲイン・パスとして機能する。 - 特許庁

A signal path composed of n-channel transistors M2, M3 and n-channel transistors M14, M13 is configured as a two-stage amplifier circuit and functions as a feedforward path having a low gain and wide band characteristics.例文帳に追加

NchトランジスタM2,M3→NchトランジスタM14,M13からなる信号経路は2段の増幅回路として構成され、低利得で広帯域の特性を有するフィードフォワード・パスとして機能する。 - 特許庁

The first switch circuit 10 has an Nch type MOSFET 101, and corresponding to ON/OFF of the Nch type MOSFET 101, the smoothing circuit 20 smooths a current outputted from the first switch circuit 10.例文帳に追加

第1のスイッチ回路10は、Nch型MOSFET101を有し、Nch型MOSFET101のオンオフに応じて、平滑回路20は、第1のスイッチ回路10から出力される電流を平滑化する。 - 特許庁

Since the depletion Nch MOS transistor DN1 is always conductive independently of its gate potential, the depletion Nch MOS transistor DN1 has a unity gain and carries out no amplification operation.例文帳に追加

デプレッション型NchMOSトランジスタDN1は、ゲートの電位によらず常にオンしているので、デプレッション型NchMOSトランジスタDN1は利得が1で増幅動作しない。 - 特許庁

A signal path consisting of n-channel transistors M2, M3 to n-channel transistors M14, M13 is configured as a two-stage amplifier circuit, and functions as a feedforward path having characteristics of a high gain and wide band.例文帳に追加

NchトランジスタM2,M3→NchトランジスタM14,M13からなる信号経路は2段の増幅回路として構成され、低利得で広帯域の特性を有するフィードフォワード・パスとして機能する。 - 特許庁

A drain of the D-type Nch MOS transistor DNT1 is connected to a drain of an E-type Nch MOS transistor NT1 of a first stage amplifying circuit 1, and a gate is connected to a low potential side power (ground electric potential) VSS.例文帳に追加

D型Nch MOSトランジスタDNT1は、ドレインが1段目の増幅回路1のE型Nch MOSトランジスタNT1のドレインに接続され、ゲートが低電位側電源(接地電位)VSSに接続される。 - 特許庁

Here, an Nch transistor N2 is connected to the gate of the Nch transistor N1, and the gate potential of the Nch transistor N1 is increased by a current flowing to the electrostatic protection element 20 since static electricity is applied to the output terminal Out and resistance counting on the Nch transistor N2 in an on-state from the gate of the Nch transistor N1.例文帳に追加

ここで、NchトランジスタN1のゲートには、NchトランジスタN2が接続され、出力端子Outに静電気が印加されることで静電気保護素子20に流れる電流と、NchトランジスタN1のゲートからオン状態のNchトランジスタN2を見込んだ抵抗とによって、NchトランジスタN1のゲートの電位が上昇してNchトランジスタN1のゲート・ドレイン間電圧を所望の値以下に制限するように構成する。 - 特許庁

In the protective circuit 23, since a Pch protective circuit 21 and an Nch protective circuit 22 are formed by individually forming a Pch protective diode 14 at the lower part of a bonding pad 16 for Pch protection and an Nch protective diode 15 at the lower part of a bonding pad 17 for Nch protection, a non-operating protective circuit is not formed at the lower part of the respective bonding pads.例文帳に追加

保護回路23において、Pch保護用ボンディングパッド16の下方にPch保護ダイオード14を、Nch保護用ボンディングパッド17の下方にNch保護ダイオード15を個別に形成することにより、Pch保護回路21及びNch保護回路22が形成されているため、各ボンディングパッドの下方に、作動しない保護回路が形成されることがない。 - 特許庁

The voltage control section 20 outputs bias voltage Vb2 which makes a variance amount of voltage between gate and source of Nch MOS transistors of a difference pair equal to the variance amount of voltage between gate and source of the Pch MOS transistor of the difference pair, to a gates of the Nch MOS transistors which are bias current sources of the Nch side.例文帳に追加

電圧制御部20は差動対をなすNch MOSトランジスタのゲート−ソース間電圧の変化量を、差動対をなすPch MOSトランジスタのゲート−ソース間電圧の変化量と等しくするバイアス電圧Vb2をNch側のバイアス電流源であるNch MOSトランジスタのゲートに出力する。 - 特許庁

The D-type Nch MOS transistor DNT2, which forms a differential pair with the D-type Nch MOS transistor DNT1, is connected to a drain of an E-type Nch MOS transistor NT2 of the first stage amplifying circuit 1, and a feedback voltage Ve1 outputted from a high-pass filter composed of a capacitor C2 and a resistor R4 is inputted to the gate.例文帳に追加

D型Nch MOSトランジスタDNT1とは差動対をなすD型Nch MOSトランジスタDNT2は、ドレインが1段目の増幅回路1のE型Nch MOSトランジスタNT2のドレインに接続され、ゲートにコンデンサC2及び抵抗R4から構成されるハイパスフィルターから出力される帰還電圧Ve1が入力される。 - 特許庁

The amplification part 31 is provided with a comparator CMP1, a Pch MOS transistor PMT1, and an Nch MOS transistor NMT1.例文帳に追加

増幅部31には、コンパレータCMP1、Pch MOSトランジスタPMT1、Nch MOSトランジスタNMT1が設けられる。 - 特許庁

A discharge circuit 28 is constituted of a series circuit, consisting of a resistor R17, a Zener diode ZD5 and a Nch-tpe transistor switch MN1.例文帳に追加

放電回路28は、抵抗R17、ツェナーダイオードZD5、及びNch型のトランジスタスイッチMN1の直列回路によって構成される。 - 特許庁

The transistor resistance region 13 contains Nch transistor resistors MR1 to MR6 mounted in the P well 21.例文帳に追加

トランジスタ抵抗領域13が、Pウェル21の中に設けられたNchトランジスタ抵抗MR1〜MR6を含む。 - 特許庁

The Nch MOS transistors NMT 11 and NMT 12 form a differential pair for input of input signals.例文帳に追加

Nch MOSトランジスタNMT11及びNMT12は差動対をなし、入力信号を入力する。 - 特許庁

The NAND gate 2 comprises Pch MOS transistors P1, P2, and Nch MOS transistors N1, N2.例文帳に追加

NANDゲート2は、Pch MOSトランジスタP1、P2、及びNch MOSトランジスタN1、N2から構成されている。 - 特許庁

In the case of the "High level", the control Nch MOS transistor NS1 is turned on and the NAND gate 2 is activated.例文帳に追加

制御用Nch MOSトランジスタNS1は、“High”レベルの時にオンし、NANDゲート2が動作する。 - 特許庁

Reference voltage generated by a reference voltage generating circuit 10 is applied to a bit line 11 through a charge Nch transistor N1.例文帳に追加

基準電圧発生回路10から発生される基準電圧を、充電NchトランジスタN1を介してビット線11に印加されるようになっている。 - 特許庁

Then, a control voltage Vg is outputted through an inverter circuit composed of an enhancement type Nch FET and polycrystal silicon high resistance.例文帳に追加

そしてエンハンスメント型NchFETと多結晶シリコン高抵抗からなるインバータ回路を介して制御電圧Vgを出力する。 - 特許庁

A feedback voltage Ve2 subjected to resistance division is inputted to the gate of the E-type Nch MOS transistor NT2.例文帳に追加

E型Nch MOSトランジスタNT2のゲートには、抵抗分割された帰還電圧Ve2が入力される。 - 特許庁

In an Nch trench power MOS transistor 80, a plurality of trench gates 40 are arranged in parallel to one another and in a stripe-like shape.例文帳に追加

NchトレンチパワーMOSトランジスタ80は、複数のトレンチゲート40がストライプ状に並列配置される。 - 特許庁

To provide a data driver including a decoder which suppresses the number of elements, the number of wire connection between Pch and Nch, and the area.例文帳に追加

素子数、Pch/Nch間の配線接続数、面積を抑制したデコーダを備えたデータドライバ。 - 特許庁

Each Pch transistor has high ON-resistance, and controls a current of the Nch transistor HN1.例文帳に追加

各Pchトランジスタは、ON抵抗が高くなっており、NchトランジスタHN1の電流を制御する。 - 特許庁

The control part 30 determines a direction of a current flowing to an inductor 201 on the basis of the timing of the ON/OFF of the Nch type MOSFET 101.例文帳に追加

制御部30は、Nch型MOSFET101のオンオフのタイミングに基づいて、インダクタ201に流れる電流の向きを判定する。 - 特許庁

Then respective word switches 20, 30 are constituted by combining Nch type transistors 21, 31 and Pch type transistors 22, 32, respectively.例文帳に追加

そして、各ワードスイッチ20、30を、Nch型のトランジスタ21、31とPch型のトランジスタ22、32とをそれぞれ組み合わせて構成する。 - 特許庁

In the resistor R8 provided at a back gate side of the Nch MOS transistor MT4, the other end is connected to an RF terminal PRF2 side.例文帳に追加

Nch MOSトランジスタMT4のバックゲート側に設けられる抵抗R8は、他端がRF端子PRF2側に接続される。 - 特許庁

An Nch-DMOS(N-channel double diffusion metal oxide semiconductor) ND1 of common gate configuration is used for a high breakdown voltage resistor to transfer the current signal to a low side.例文帳に追加

その電流信号を、ゲート接地構成のNch−DMOSトランジスタND1を高耐圧抵抗として用いてローサイドに伝達する。 - 特許庁

例文

The Nch MOS transistor NT1 to be connected by diode allows a fixed current I_1 to flow in a low-potential side power source Vss.例文帳に追加

Nch MOSトランジスタNT2は低電位側電源Vss側に電流I_1に対応する一定な電流I_2を流す。 - 特許庁

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