「trigger flip-flop」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

When receiving the trigger, the flip flop 107 outputs a preheating signal PH to start to turn the preheater for preheating conductive.例文帳に追加

フリップフロップ１０７は、このトリガーを受けて、予熱信号ＰＨを出力し、予熱用のプレヒータの通電を開始させる。 - 特許庁

To solve the problem that a double edge trigger type flip-flop circuit needs to be provided with a plurality of latch circuits and then increases in a circuit area.例文帳に追加

ダブルエッジトリガ型フリップフロップ回路では、ラッチ回路を複数設ける必要があるため、回路面積が増大してしまう。 - 特許庁

In the double edge trigger type flip-flop circuit 200, a first latch circuit 10 latches input data with one of a leading edge and a trailing edge of the clock signal.例文帳に追加

ダブルエッジトリガ型フリップフロップ回路２００において、第１ラッチ回路１０は、クロック信号の立ち上がりエッジおよび立ち下がりエッジの一方で入力データをラッチする。 - 特許庁

An additional circuit is set in addition to conventional circuits to the integrated circuit, which includes a photo detection element such as a photodiode or the like having its output terminal connected via a Schmitt trigger circuit to a clock terminal of a chip-incorporating flip flop.例文帳に追加

集積回路に、慣用の回路のほか、チップ内蔵フリップフロップのクロック端子にシュミットトリガ回路経由で出力端子を接続したフォトダイオードなどの光検出素子を含む追加の回路を設ける。 - 特許庁

When the counted value reaches a preset value for specifying a preheating start time, the counter 106 outputs a trigger to a flip flop 107.例文帳に追加

そして、このカウント値が、プレヒートの開始時期を規定するプリセット値に達すると、このカウンタ１０６は、フリップフロップ１０７にトリガーを出力する。 - 特許庁

To reduce the load of an input data signal and to stabilize the operation of a dynamic circuit when a clock frequency is small in a double edge trigger type flip-flop circuit.例文帳に追加

ダブルエッジトリガ型フリップフロップ回路において、入力データ信号の負荷を低減するとともに、クロック周波数が小さい場合におけるダイナミック回路の動作を安定化する。 - 特許庁

To solve the problem that a double edge trigger type flip-flop circuit needs to be provided with many transistors turning on and off with a clock signal and then charging and discharging electric power of a capacitor increases because of the clock signal.例文帳に追加

ダブルエッジトリガ型フリップフロップ回路では、クロック信号でオンオフする多数のトランジスタを設ける必要があり、クロック信号による容量の充放電電力が増大してしまう。 - 特許庁

To provide a TDC circuit for improving a detection error caused by characteristics, of a flip-flop itself, that a delay time is present between an input signal and a trigger signal.例文帳に追加

入力信号とトリガ信号の間に遅延時間が存在するというフリップフロップ自身の特性に起因した検出誤差を改善するＴＤＣ回路を提供する。 - 特許庁

Output terminals OUT0-OUTn-1 for outputting output data are connected to the output side of the double edge trigger flip-flop 110 at a final stage.例文帳に追加

最終段のダブルエッジトリガフリップフロップ１１０の出力側には、出力データを出力する出力端子ＯＵＴ０〜ＯＵＴｎ−１が接続される。 - 特許庁

Input terminals IN0-INn-1 for receiving data input from outside are connected to the input side of a double edge trigger flip-flop 110 at a first stage.例文帳に追加

第１段目のダブルエッジトリガフリップフロップ１１０の入力側には、外部からの入力データを受け付ける入力端子ＩＮ０〜ＩＮｎ−１が接続される。 - 特許庁

A synchronizing circuit is fabricated by directly inputting the same clock signals to the all memory elements used for capturing external video signals, and an edge trigger flip-flop is employed to the memory element and is connected in series to configure a shift register.例文帳に追加

外部からの映像信号の取り込み動作に使う記憶素子全てに同一のクロックを直接入力することで同期回路化した上で、記憶素子にエッジトリガフリップフロップを採用し、これらを直列に接続してシフトレジスタを形成する。 - 特許庁

A resistance R12 and a capacitor C5 compose a stabilizing integrator which integrates the reversing signal of a cryptographic key output of D flip flop F1, and the integrated signal is adjusted in the gain by an operational amplifier A4, and inputted to a Schmitt-trigger circuit which discriminates the white noise by level.例文帳に追加

抵抗Ｒ１２及びコンデンサＣ５は、ＤフリップフロップＦ１の暗号鍵出力の反転信号を積分する安定化積分器を構成し、その積分された信号を、演算増幅器Ａ４でゲイン調整して、ホワイトノイズをレベル弁別するシュミットトリガ回路に入力する。 - 特許庁

An information detection circuit latches a binary signal received by a delayed flip-flop 272i at a time T(=iL/n) and provides an output by using, as a trigger, a second clock signal that is outputted from a delay element 271i by a delay of iL/n (1≤i≤n-1) and uses a unit frame period L for its period.例文帳に追加

情報検出回路は、遅延素子２７１ｉ、（１≦ｉ≦ｎ−１）においてｉＬ／ｎだけ遅らさせて出力され、単位フレーム期間Ｌを周期とする第２のクロック信号をトリガとして、ディレイドフリップフロップ２７２ｉにＴ＝ｉＬ／ｎに入力された２値信号をラッチして出力する。 - 特許庁

Between a single-shot circuit 13 generating the on-trigger of a switch element and a comparator 15 which stops switching operation when an FB terminal voltage drops below 0.5V, a pulse counter circuit 23 is provided additionally in order to count a switching pulses outputted from a flip-flop circuit 19.例文帳に追加

スイッチ素子のオントリガを発生するワンショット回路１３と、ＦＢ端子電圧が０．５Ｖ以下に低下したときスイッチング動作を停止させるコンパレータ１５との間にパルスカウンタ回路２３を追加して、フリップフロップ回路１９から出力されるスイッチングパルスを数えるようにした。 - 特許庁

This delay time detecting circuit detects the delay time of a circuit 11 sandwiched by a plurality of flip-flops 12 and 13, and has a binary up counter 15 that is reset just after data for the circuit 11 are transmitted to the flip-flop 12 in a previous stage and a trigger signal is provided and counts input times of a clock signal until finishing of the propagation of the circuit 11.例文帳に追加

複数個のフリップフロップ１２，１３に挟まれた回路１１の遅延時間を検出する遅延時間検出回路であって、前段のフリップフロップ１２に回路１１へのデータを送り出してトリガ信号を与えると同時にリセットされ、そこから、回路１１の伝播が終わるまでクロック信号が何回入力されるかを計数するバイナリアップカウンタ１５を有する。 - 特許庁

Output signals from detecting parts 10A, 10B are inputted to a double-input NAND gate 204 through Schmitt triggers 201, 201, and the output of the Schmitt trigger 201 is inputted to a data terminal D of a D-type flip-flop 205, while the output of the Schmitt trigger 202 is inputted to a clock terminal CLK.例文帳に追加

検出部１０Ａ，１０Ｂからの出力信号を、シュミットトリガ２０１，２０２を介して、２入力ナンドゲート２０４に入力すると共に、シュミットトリガ２０１の出力は、Ｄ型フリップフロップ２０５のデータ端子Ｄに、シュミットトリガ２０２の出力は、クロック端子ＣＬＫに、各々入力する。 - 特許庁

The output signal DI of n-bit width becomes signals DO0' to DO3' with n-bit width and period of 4T synchronizing with sampling clock signals A to D produced by gradually delaying a basic clock signal for period T of DI when it is input in an n-bit edge trigger flip-flop circuit connected in parallel.例文帳に追加

ビット幅ｎビットの出力信号ＤＩは、並列接続されたｎビットエッジトリガフリップフロップ回路に入力されると、基本クロック信号をＤＩの周期Ｔずつ段階的に遅延させて生成したサンプリングクロック信号Ａ〜Ｄに同期して周期が４Ｔであり、かつビット幅ｎビットの信号ＤＯ０’〜ＤＯ３’となる。 - 特許庁

A logic gate receives the output signal of the edge detecting circuit 61 and an enable signal indicating an in-use state of the double edge trigger type flip-flop circuit to output a signal following up the output signal of the edge detecting circuit 61 in a period wherein the enable signal is significant and to output a signal having an insignificant level in a period wherein the enable signal is insignificant.例文帳に追加

論理ゲートは、エッジ検出回路６１の出力信号と、ダブルエッジトリガ型フリップフロップ回路の使用状態を示すイネーブル信号とを受け、イネーブル信号が有意な期間、エッジ検出回路６１の出力信号に追従する信号を出力し、イネーブル信号が非有意な期間、非有意なレベルの信号を出力する。 - 特許庁

This edge trigger type flip-flop circuit includes a pair of capacitors which are alternately charged and discharged up to the voltage approximate to the value of a supply line, joins a high or low impedance path to the input signal transition of prescribed polarity (e.g. a positive state) in combinations with a small number of switches and triggers the state change.例文帳に追加

本発明は、一対のコンデンサが供給線値に近い電圧まで交互に充放電され、また、少数のスイッチとの組み合わせで、予め決められた極性（たとえば、正の状態）の入力信号遷移に対してハイまたはローインピーダンスパスを与し、状態変化をトリガするエッジトリガ式フリップフロップ回路を提供する。 - 特許庁

In latter n-bit edge trigger flip-flop circuit, it synchronizes with a single phase sampling clock signal E with different phase in the period T of DI from the sampling clock signal A, and is input in a measurement terminal 30 of the general-purpose tester by same timing as the output signal of 4n-bit width.例文帳に追加

出力信号ＤＯ０’〜ＤＯ３’は、さらに、後段のｎビットエッジトリガフリップフロップ回路において、サンプリングクロック信号ＡとはＤＩの周期Ｔ内で位相の異なる単相のサンプリングクロック信号Ｅに同期し、ビット幅４ｎビットの出力信号として、同一タイミングで汎用テスタ３の測定用端子３０に入力される。 - 特許庁