「外部バス」を含む例文一覧(733)
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EXTERNAL BUS ACCESS METHOD - 特許庁 - 外部バス制御装置
EXTERNAL BUS CONTROLLER - 特許庁 - 外部バスのバス幅設定方法
BUS WIDTH SETTING METHOD FOR EXTERNAL BUS - 特許庁 - 外部バスインターフェース回路
EXTERNAL BUS INTERFACE CIRCUIT - 特許庁 - また、第１の外部バスと第２の外部バスのバス幅の和は、第１の外部バスのバス幅よりａ倍広域である。
A sum of widths of the first external bus and the second external bus is a times wider than the bus width of the first external bus. - 特許庁 - 外部バスに接続される外部システムに応じて最適な外部バスクロックを設定する。
To set an optimum external bus clock in accordance with an external system connected to an external bus. - 特許庁 - 外部バス《周辺機器とつなぐバス; USB, IEEE 1394 などの規格がある》
an external bus - 研究社 英和コンピューター用語辞典 - そして、その外部システムのクロックと、外部バスクロックとが異なる場合に、その外部システムのクロックを外部バスクロックとして再設定する。
When the clock of the external system is different from the external bus clock, the clock of the external system is reset as the external bus clock. - 特許庁 - マイコン周辺回路の内部データバス及び外部データバスの駆動回路
DRIVE CIRCUIT FOR INTERNAL DATA BUS AND EXTERNAL DATA BUS OF MICROCOMPUTER PERIPHERAL CIRCUIT - 特許庁 - 外部バス制御機能付きマイクロコンピュータ
MICROCOMPUTER WITH EXTERNAL BUS CONTROL FUNCTION - 特許庁 - 外部バスコンフィグレーション設定方法
EXTERNAL BUS CONFIGURATION SETTING METHOD - 特許庁 - 多重コアＤＳＰ装置のための外部バス裁定技術
EXTERNAL BUS DECIDING TECHNOLOGY FOR MULTI-CORE DSP DEVICE - 特許庁 - 外部バスへのアクセスを効率的に行うマイクロプロセッサ
MICROPROCESSOR FOR EFFICIENTLY ACCESSING EXTERNAL BUS - 特許庁 - ＣＰＵによる外部バスアクセスと第１のデータ転送装置による外部アクセスを、外部バスコントローラ（１２１）によって一括して制御する。
An internal bus access by the CPU 2 and an external access by the device 4 are collectively controlled by an external bus controller 121. - 特許庁 - バスインタフェース回路は、外部バスと内部バスとの間でのデータ送出動作を実施する。
A bus interface circuit executes a data transmission operation between the external bus and the internal bus. - 特許庁 - バスマスタとシステムバスとを有するマイクロプロセッサにおいて、外部メモリに接続された外部バスと前記システムバスとのインターフェース機能を有する外部バスインターフェースを有する。
The microprocessor having a bus master and the system bus has an external bus interface having an interface function between the external bus connected to an external memory and the system bus. - 特許庁 - 第２内部リソースは、外部バスと同一のデータ幅であり、外部バスから内部バスを介してアクセス可能である第２レジスタを有する。
A second internal resource is provided with a second register having the same data width as that of an external bus which can be accessed through the internal bus from the external bus. - 特許庁 - システムクロックに基づいて、外部バスに供給するための外部バスクロックを設定する情報処理装置において、外部バスに接続された外部システムのクロックを検出する。
The information processing apparatus for setting the external bus clock to be supplied to the external bus on the basis of a system clock detects a clock of the external system connected to the external bus. - 特許庁 - 外部インタフェースエンジン(EIE)は外部バスアーキテクチャに結合され、外部インタフェースエンジンは、１つ以上のバスプロトコルに従って外部バスアーキテクチャで通信する。
The external interface engine (EIE) is coupled to the external bus architecture, where the external interface engine communicates over the external bus architecture in accordance with one or more bus protocols. - 特許庁 - また、通信ＩＣ１３は、ＥＣＵ１０外部の外部通信バス１４に接続されている。
Further, the communication IC 13 is connected to an external communication bus 14 outside the ECU 10. - 特許庁 - 外部バス制御装置２は、外部バスＥＸＢＵＳに接続された複数の装置（例えば、ＳＲＡＭ、ＤＲＡＭ）に各々対応した第１及び第２バスコントローラ１５、１６と、外部バスアービタ１７とを有している。
An extra bus control apparatus 2 comprises a first and a second extra bus controllers 15 and 16 corresponded respectively to a plurality of devices, such as a SRAM (Static Random Access Memory) and a DRAM (Dynamic Random Access Memory) connected to an extra bus EXBUS, and an extra bus arbiter 17. - 特許庁 - システムＬＳＩ３０には、低速バス４０に外部バスコントローラ７０を介して接続されたバススレーブである第１の外部メモリ３２と、高速バス４２に外部メモリコントローラ７０を介して接続された他のバススレーブである第２の外部メモリ３４とが接続される。
This system LSI 30 is connected with a first external memory 32 being a bus slave connected to a low speed bus 40 via an external bus controller 70, and a second external memory 34 being the other bus slave connected to a high speed bus 42 via an external memory controller 70. - 特許庁 - 外部Ｉ／Ｆ１６は第１の内部バスと第２の内部バスとに接続された他の内部バスにバス接続される。
The external I/F 16 is bus-connected to another internal bus connected to the first internal bus and the second internal bus. - 特許庁 - デジタル信号処理装置１と外部制御装置２及び外部メモリ３とは外部バス４を介して接続されている。
The digital signal processor 1, an external control device 2, and an external memory 3 are connected with each other via external buses 4. - 特許庁 - データプロセッサの電源遮断状態で第２外部バスから供給された情報を第１バス上の外部デバイスに供給する。
To supply information supplied from a second external bus in the power supply interrupting state of a data processor to an external device on a first bus. - 特許庁 - 外部クロック周波数に対し内部クロック周波数を１／２に設定すると共に外部バス幅に対し内部バス幅を２倍に構成する。
An internal clock frequency is set to 1/2 of an external clock frequency, and internal bus width is the double of external bus width. - 特許庁 - バスインタフェース２６は、回路の外部にあり、記憶装置２３又は外付記憶装置２４から外部バスを介して入力画像データを取得する。
A bus interface 26 is located outside the circuit, and acquires input image data from a storage device 23 or an external storage device 24 via an external bus. - 特許庁 - すなわち、この場合に、当該ダーティ状態のラインを、内部バス４および外部バス５を介して、外部メモリ６に書き込む処理を行わない。
That is, in this case, processing for writing the lines in the dirty states in an external memory 6 via the internal bus 4, and an external bus 5 will not be performed. - 特許庁 - そして、ＣＰＵ１０は、可変バス制御論理部３５を介して外部バス６２と接続された外部メモリに対してアクセスする。
The CPU 10 accesses an external memory connected to an external bus 62 via the variable bus control logic part 35. - 特許庁 - 外部バスのアクセス時間の設定値を各ＣＰＵで共有し、かつ効率のよい制御方式による外部バス制御装置を提供する。
To provide an external bus controller, with which the setting value of the access time of an external bus is shared by each CPU, based on an efficient control system. - 特許庁 - 半導体メモリは、外部データバスの数よりも多い複数の内部データバスを有する。
A semiconductor memory includes a larger number of internal data buses than external data buses. - 特許庁 - 非同期通信において、外部バスと内部バスとの間で効率の良いデータ転送を行なえる。
To efficiently transfer data between an outer bus and an inner bus in asynchronous communication. - 特許庁 - 第２選択回路は、第１又は第２内部データバスを切り換えて外部データバスに接続する。
The second selection circuit switches the first or second internal data bus to connect with an external data bus. - 特許庁 - バス出力部は、並び替えられたリードデータを外部リードバスに出力する。
A bus output part outputs the rearranged read data to an external read bus. - 特許庁 - ホスト接続部はホストコンピュータのバス内の信号線を外部記憶装置のバスに接続する。
The host connection part connects the signal line in the bus of the host computer to the bus of the external storage device. - 特許庁 - 本発明は、外部バスのビット数より少ないビット数を入出力ビット数とする外部デバイスを含めた複数の外部デバイスを共通に接続する外部バスをコントロールする外部バスコントローラを搭載した半導体集積回路に関する。
The semiconductor integrated circuit has an external bus controller for controlling an external bus to which a plurality of external devices are commonly connected, including an external device whose number of input/ output bits is equal to the number of bits smaller than the number of bits of the external bus. - 特許庁 - ３２ビットまたは６４ビットの外部メモリ・バス間の切り替えを可能にする。
To allow for switching between 32-bit and 64-bit external memory/buses. - 特許庁 - 情報処理装置及びその外部バスクロック設定方法
INFORMATION PROCESSING APPARATUS AND METHOD FOR SETTING EXTERNAL BUS CLOCK THEREOF - 特許庁 - 外部キャッシュ１は、ホストバス１００の状態を監視する。
An external cache 1 monitors the state of a host bus 100. - 特許庁 - これにより、外部バスマスタのデータ転送の負荷が軽減する。
Thus, the load of the data transfer of the external bus master is relieved. - 特許庁 - 外部バスのアクセス時間を配分するときのオーバヘッドがなくなる。
When distributing the access time of the external bus, there is no overhead. - 特許庁 - 内部バスと、１つ以上の外部バスを有する外部バスアーキテクチャの間のネットワークインタフェースは、外部インタフェースエンジンと内部インタフェースを有する。
A network interface between an internal bus and an external bus architecture having one or more external buses includes an external interface engine 30 and an internal interface 34. - 特許庁 - 第１及び第２外部バスコントローラ１５、１６は、外部バス使用要求信号ＢＲＱ１、ＢＲＱ２を各々出力し、外部バスの使用権を得る。
The first and second extra bus controllers 15 and 16 output extra bus use request signals BRQ1 and BRQ2, respectively, to obtain rights of use of the extra bus EXBUS. - 特許庁 - また、構築ブロックは、プロセッサに接続された外部制御バス（７２８）も含むことができ、外部制御バス・コネクタ（７３０）は、多機能スライスの外側から外部制御バスへの直接アクセスを可能にする。
Furthermore, the building block can also include an external control bus (728) connected to the processor and an external control bus connector (730) enables direct access to the external control bus from the outside of the multi-function slice. - 特許庁 - 標準ＤＲＡＭ１６１は、第１の外部バスを介してメモリー制御回路１５０に接続され、オプションＤＲＡＭ１６２は、第１の外部バスと第２の外部バスを介してメモリー制御回路１５０に接続される。
A standard DRAM 161 is connected with a memory control circuit 150 via a first external bus, and an option DRAM 162 is connected with the memory control circuit 150 via the first external bus and a second external bus. - 特許庁 - 第１のバスマスタ５０，５２は低速バス４０，外部メモリコントローラ７２を介して第２の外部メモリ３４にもアクセス可能とすることができ、こうして第２の外部メモリ３４は第１，第２のバスマスタに共有される。
The first bus masters 50 and 52 can also make access to the second external memory 34 via the low speed bus 40 and the external memory controller 72, and thus, the second external memory 34 is owned in common by the first and second bus masters. - 特許庁 - 第１内部リソースは、外部バスよりデータ幅が大きい内部バスと同一のデータ幅であり、外部バスから内部バスを介してアクセス可能である第１レジスタを有する。
A first internal resource is provided with a first register having the same data width as that of an internal bus whose data width is larger than that of an external bus which can be accessed through the internal bus from the external bus. - 特許庁 - これにより、外部バスＩ／Ｆ２０がバス使用権を要求してから調停処理を開始するよりも、早い時点で、遅滞なく、外部バスＩ／Ｆ２０にバス使用権を与えることができる。
The bus use right can be thus given to the external bus I/F 20 without delay earlier than by arbitration started at a bus use right request of the external bus I/F 20. - 特許庁 - 外部バス制御装置における外部バスコントローラの追加および削減を容易に実施できるバス制御システムおよびバス制御方法を提供する。
To provide a system for bus control and a method therefor, capable of adding and reducing easily an extra bus controller for an extra bus control apparatus. - 特許庁 - データ処理システムは第１インタフェース部（１１９）を介して第１外部バスに接続され第２インタフェース部（１１３）を介して第２外部バスに接続されるデータプロセッサと、第２外部バスに接続される外部デバイス（１０４）を有する。
A data processing system comprises: a data processor connected through a first interface part 119 to a first external bus, and connected through second interface part 113 to a second external bus; and an external device 104 connected to the second external bus. - 特許庁
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