「突抜け」を含む例文一覧(8)
- これにより、アークシールド１２の少なくとも一部がデッキプレート１３の溶融により下方へ突抜けて溶融金属の飛散を防止する。
As a result, at least a portion of the arc shield 12 is punched through downward by melting of the deck plate 13 and the splashing of the molten metal is prevented. - 特許庁 - 簡便に画素に発生する突抜け電圧を低減することができ、フリッカの発生を抑制することができる液晶表示装置を提供する。
To provide a liquid crystal display device that reduces punch-through voltage generated at a pixel simply and suppresses generation of flickers. - 特許庁 - ＰＭＯＳ型素子のボロン突抜けおよびＮＭＯＳ型素子の短チャネル効果を抑制することができる、デュアルゲートＣＭＯＳ型半導体装置を提供する。
To provide a dual gate CMOS semiconductor device, wherein the boron punch-through of a PMOS element and a short channel effect of an NMOS element are suppressed. - 特許庁 - 静電保護素子においてはコンタクト直下に不純物濃度が低く接合が深い不純物拡散領域を備え、ＭＯＳトランジスタにおいては形成面積を増大させずに静電気によるコンタクト突抜けを防止する。
To include an impurity diffusion region having a low impurity concentration and a deep junction depth immediately below a contact in an ESD protection element, and to prevent contact penetration in an MOS transistor due to static electricity without increasing a formation area in an MOS transistor. - 特許庁 - エッチング時の自然酸化膜の部分的残存によるエッチング残渣の発生や部分的な過大エッチングによる下地層 (例、ゲート酸化膜２) の突抜けを防いで、平坦なエッチングを達成する。
To perform flat etching by preventing passing of a substrate layer (e.g. a gate oxide film 2) by generating an etching residue due to partial residue of a nature oxide film when etched or partially excess etching. - 特許庁 - ウエハ上における非導通コンタクト孔２や突抜け欠陥位置と大きさ及び欠陥層の厚さが明確なサンプルを作成し、これを評価することによって、検査装置の検査条件を適正化する。
Inspection conditions of an inspection apparatus are made proper by creating a sample where a nonconductive contact hole 2 on a wafer through defect position and size thereof, and the thickness of a defect layer are clear, and by evaluating the sample. - 特許庁 - ＰＭＯＳのゲート電極７にｐ型ポリシリコン膜５が含まれ、かつ窒化シリコン膜１３と共存する場合に、該ｐ型ポリシリコン膜５からのホウ素の拡散やゲート酸化膜４の突抜けを防止し、ＰＭＯＳ特性を安定化させる。
To prevent diffusion of boron frame a p-type polysilicon film and penetration through a gate oxide film and to stabilize the characteristics of a P-channel MOS transistor, when polysilicon film is contained in the gate electrode of the P-channel MOS transistor and the polysilicon film coexists with a silicon nitride film. - 特許庁 - 製造工程の増加及び長時間化を招くことなく、短チャネル効果を抑制し、オフ電流を低減させ、ゲート電極の空乏化を抑制し、ボロンのゲート絶縁膜突抜けを防止する高性能で高信頼性を有する微細化したデュアルゲート型ＣＭＯＳトランジスタを製造することができる半導体装置の製造方法を提供する。
To provide a method of manufacturing a semiconductor device, which allows manufacturing of a high-performance and very reliable dual gate CMOS transistor reduced in size, wherein a short channel effect is suppressed and off-state current is reduced and depletion a gate electrode is suppressed and penetration of boron through a gate insulation film is prevented, without increasing the number and the time of manufacturing processes. - 特許庁
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