「論理積演算」を含む例文一覧(144)
1 2 3 次へ＞- 論理和演算部２０８は、モーションデータ４０１と論理積演算部２０８による演算後の背景画像３０１との論理和を求める。
A logical OR operating portion 208 determines logical OR of the motion data 401 and the background image 301 after the operation by the logical AND operating portion 208. - 特許庁 - 論理演算機能を備えた半導体集積回路
SEMICONDUCTOR INTEGRATED CIRCUIT EQUIPPED WITH LOGICAL OPERATION FUNCTION - 特許庁 - ドット積演算を行うための命令および論理
INSTRUCTION AND LOGIC FOR PERFORMING DOT-PRODUCT OPERATION - 特許庁 - 論理積演算部２０７は、マスクデータ４０２と背景画像３０１との論理積を求める。
A logical AND operating portion 207 determines logical AND of the mask data 402 and the background image 301. - 特許庁 - ANDは,原始オペランド(第一演算数)と行先オペランド(第二演算数)との間の論理積を求める
AND carries out the logical AND between the source and destination operands - コンピューター用語辞典 - 論理演算部２３は、その複数の二値信号に対して論理和や論理積などの論理演算を行い、その演算結果により分取のタイミングを決定する。
A logical operation part 23 conducts an logical operation such as a logical sum and a logical product for a plurality of binalized signals, and determines the timing for the fraction based on the computed result. - 特許庁 - 論理積（ＡＮＤ）演算ダイバーシティ結合装置及びその方法
LOGICAL PRODUCT (AND) OPERATION DIVERSITY COUPLING APPARATUS AND METHOD THEREWFOR - 特許庁 - 半導体集積回路、論理演算回路およびフリップフロップ
SEMICONDUCTOR INTEGRATED CIRCUIT, LOGICAL OPERATION CIRCUIT AND FLIP-FLOP - 特許庁 - そして、論理和演算回路２３は変調波ＰＷＭ１を出力し、論理積演算回路２４は変調波ＰＷＭ２を出力する。
Then, the logical OR operation circuit 23 outputs modulated waves PWM1 and the logical AND operation circuit 24 outputs modulated waves PWM2. - 特許庁 - 論理演算回路１４で、シフトパルスＧＮ_n と幅規定パルスＧＰＳとの論理積を演算して出力する。
A logical product between the shift pulse GNn and the width regulating pulse GPS is calculated for output in a logical operation circuit 14. - 特許庁 - デュアルＰＷＭ波出力回路２０では、２つのコンパレータ（２１、２２）、論理和演算回路２３、論理積演算回路２４を備えている。
In a dual PWM wave output circuit 20, two comparators (21, 22), a logical OR operation circuit 23 and a logical AND operation circuit 24 are provided. - 特許庁 - 論理積演算部２０７は、排他的論理和演算部２０４及び大小比較部２０５、２０６の全ての入力が「１」の場合にのみ「１」を出力する。
An AND operation part 207 outputs "1" only when all inputs of the exclusive OR operation part 204, the size comparison parts 205, 206 are "1". - 特許庁 - そして、マスクの最大値と補正値との論理積を演算し、演算結果とシフトされたデータとの排他的論理和（ＸＯＲ）を演算して、データをガロア体の元で積演算した結果を得る。
A logic AND of a maximum value of the mask with a correction value is computed, and an exclusive OR (XOR) of the result with the shifted data is computed to thereby obtain a result by product computation based on the Galois field. - 特許庁 - デコーダ（１７）は分岐条件生成命令を解読し、論理演算回路（１８）にプレディケートレジスタの複数ビットを用いた論理積及び論理和演算を同じ命令実行サイクル中で実行させ、その演算演算結果をプレディケートレジスタに反映させる。
A decoder 17 decodes the branch condition generating instructions (ANDORP, ORANDP) and allows a logical operation circuit 18 to execute AND and OR operations using plural bits stored in the register 12 in the same instruction execution cycle and reflects the operation results to the register 12. - 特許庁 - 再構成可能演算部３は、積和演算部と並べ替え部とパターンマッチ／換字部と論理演算部のうち少なくとも一つの演算部を有し、かつ、その演算部における入力から出力に至る論理経路が選択可能に構成されている。
A reconfigurable arithmetic part 3 is provided with at least one arithmetic part among a product sum arithmetic part and a rearrangement part and a pattern matching/character exchanging part and a logical arithmetic part, and a logical path going from the input to output of the arithmetic part is configured so as to be selectable. - 特許庁 - 制御回路１３は信号Ｃの反転Ｃ_Bと信号Ｂとの論理積を演算するとともに、信号Ａとの論理和を演算し、演算結果をエラー信号として出力する。
The control circuit 13 calculates the logical product of the inversion C_B of the signal C and the signal B, and calculates the logical sum of the inversion C_B of the signal C and the signal A, and outputs an arithmetic result as an error signal. - 特許庁 - 集合論理演算の実行時に、補集合などの特定の演算の評価を、集合の積や次の補集合などの演算が出てくるまで遅延し、該遅延されていた演算の評価（演算の結果を得ること）を、集合の積や次の補集合の演算と組み合わせせて行う。
When the set logical operation is performed, the evaluation of specific operation for a complementary set, etc., is delayed until operation for the product of sets and a next complementary set appears and the evaluation (acquisition of operation result) of the operation which has been delayed is performed in combination with the operation for the product of sets and next complementary set. - 特許庁 - 信号生成部２７は、論理積回路を含む構成とされており、入力された信号の論理積を演算する。
The signal generating part 27 includes an AND circuit and ANDs the signal inputted. - 特許庁 - 論理積演算部ＡＮＤは進行許可信号Ｐ（Ｌｉｊ）と進行指令信号Ｉ（Ｌｉｊ）との論理積信号Ｓｉｊを生成し、出力する。
An AND computing unit AND generates the AND signal Sij of the progress allowing signal P(Lij) and the progress command signal I(Lij), and outputs it. - 特許庁 - 半導体集積回路を構成する算術論理演算回路に於ける電力消費の低減。
To reduce power consumption in an arithmetic and logic circuit constituting a semiconductor integrated circuit. - 特許庁 - スピントランジスタを用いた論理演算を可能とする集積回路を提供する。
To provide an integrated circuit capable of performing a logical operation using a spin transistor. - 特許庁 - 前突用サテライトＧセンサ２の出力信号が判定閾値を超える場合に、第３論理積演算部２９に正論理値が入力される。
When output signal of a front collision satellite G sensor 2 exceeds a determination threshold, a positive logical value is input to a third logical AND operation unit 29. - 特許庁 - エアバッグメインＧセンサ１５の出力信号が判定閾値を超える場合に、第３論理積演算部２９に正論理値が入力される。
When output signal of an airbag main G sensor 15 exceeds a determination threshold, a positive logical value is input to the third logical AND operation unit 29. - 特許庁 - かかるセル情報に基づいてセルＤ１における処理では、上記各ラインにおける論理積の論理和を演算する。
In processing of the cell D1 based on the cell information, the logical sum of the logical products of those respective lines is calculated. - 特許庁 - 論理積回路１１４は、出力信号１１１と入力クロック信号の論理積を演算し、演算結果に対応する出力クロック信号を出力する。
An AND circuit 114 ANDs the output signal 111 and the input clock signal and outputs an output clock signal corresponding to an arithmetic result. - 特許庁 - 第１のＡＮＤゲート７は入力データ信号と逆相出力との論理積演算を行い、第２のＡＮＤゲート８は正相出力と遅延回路１０の出力ｆとの論理積演算を行う。
A first AND gate 7 ANDs the input data signal and the inverting output, and a second AND gate 8 ANDs the noninverting output and the output f of the delay circuit 10. - 特許庁 - 更に、各コンパレータは、基準電圧Ｖｃとランプ電圧を比較し、比較結果を論理和演算回路２３及び論理積演算回路２４に供給する。
Further, the respective comparators compare a reference voltage Vc with the ramp voltage and supply a compared result to the logical OR operation circuit 23 and the logical AND operation circuit 24. - 特許庁 - 第１の論理和の欄２０ｆ１に自動運転中や半自動運転中を設定し、第２の論理和の欄２０ｆ２に計量中を設定すると、論理和、論理積の論理演算を行って自動運転中又は半自動運転中で計量中に出力信号Ｓ−００１が出力される。
Automatic operation or semi-automatic operation is set in the first OR operation field 20f1 and measurement is set in the second OR operation field 20f2, so that OR and AND logical operations are carried out to output an output signal S-001 during the automatic or semi-automatic operation and during the measurement. - 特許庁 - 演算データを格納するシフトレジスタ１８０を入力とする演算用のシフトレジスタ１６０と、ビット選択用の入力レジスタ１４０とを入力とする論理積とその出力を入力とする排他的論理和からなる排他的論理和回路１７０を備える。
This device is provided with a shift register 160 for an arithmetic operation, which makes a shift register 180 for storing operation data an input, and an EXCLUSIVE-OR circuit 170 consisting of a logical product making an input register 140 for bit selection an input and an exclusive-OR making the output of the register 140 an input. - 特許庁 - NAND回路６は、インバータ５から出力される論理値と、コンパレータ４から出力される論理値との否定論理積演算を行ない、その結果を信号断検出信号として出力する。
The NAND circuit 6 conducts a NAND operation between the logical value output from the inverter 5 and the logical value output from the comparator 4, and outputs the result as a signal-interruption detecting signal. - 特許庁 - ＦＵとしては、多入力真理値表、積和演算器などの大規模な論理機能を搭載可能なので、論理設計を取り扱う基本単位が大きくなり、論理設計期間をいっそう短縮することができる。
Since the FU's are capable of installing a large-scale logic function such as a multi-input truth table and a sum of product calculating unit, an elementary unit handling the logic design becomes large, which can shorten a logic design period. - 特許庁 - このパイプラインによって直交クロッピング領域が３つまで定義できるようになり、クロッピング領域の様々な組み合わせが、論理積（ＡＮＤ）、論理和（ＯＲ）、および反転（！）演算を実行する制御論理によって実現される。
Three orthogonal cropping areas can be defined at a maximum by this pipeline, and various kinds of combination of cropping areas are provided by a control logic for executing AND, OR and inversion (!) operation. - 特許庁 - これら、コンパレータの出力の論理演算により（ディフェクトの部分が”Low active”ならＡＮＤ（論理積）、”High active”ならＯＲ（論理和）をとる）ディフェクト信号ＤＦを生成する。
Thereby, a defect signal DF is generated by logical operation (when a defect part is "Low active", AND, when it is "High active", OR) of an output of the comparator. - 特許庁 - ステップＳ１において、コントロール部は、垂直制御信号と水平制御信号の４種類の組み合わせに対する論理積を演算する。
In a step S1, a control section applies AND processing to four kinds of combinations of vertical control signals and horizontal control signals. - 特許庁 - 論理集積回路、その演算用回路のソース、及びそのソースを記録したコンピュータ読み取り可能な記録媒体
LOGIC INTEGRATED CIRCUIT AND SOURCE OF CIRCUIT FOR OPERATION THEREOF, AND COMPUTER READABLE RECORDING MEDIUM FOR RECORDING THE SAME - 特許庁 - 各論理積演算回路１Ｂ_16〜１Ｂ_19の出力信号は各上位ビットのアドレス信号として拡張Ｉ／Ｆ３に入力される。
Output signals of the respective AND operation circuits 1B_16 to 1B_19 are inputted as an address signal of each high-order bit to an expansion I/F 3. - 特許庁 - 高速動作が可能で、リーク電流の少ない半導体集積回路、論理演算回路およびフリップフロップを提供する。
To provide a semiconductor integrated circuit, a logical operation circuit and a flip-flop in which a high speed operation with small leakage current is possible. - 特許庁 - 反対に、論理積の演算結果が”０”であるドライブに対して、補正コイルに対する補正電流の供給をオフとするように制御する。
Conversely, the control section controls a drive receiving a level '0' which the AND arithmetic result indicates so that the drive supplies no correction current to a correction coil. - 特許庁 - ロック信号出力部７０は、ロック信号検出部７１、ロック信号検出部７２、および論理積演算部（AND）７３から構成される。
The lock signal output part 70 comprises a lock signal detection part 71, a lock signal detection part 72, and an AND operation part (AND) 73. - 特許庁 - この論理積演算により、フラグが“１”であるファイルが、先頭からの文字列が“ｂｅａｕｔｉｆｕｌ”である単語を含むファイルとなる。
By the AND operation, a file wherein a flag is "1" is a file including a word wherein a character string from the head is "beautiful". - 特許庁 - 論理レベルの最適化ができ、また構成情報の増大を防止でき、集積回路としての面積効率の悪化を防止でき、また演算効率の向上を図れ、しかも再構成が可能な演算装置を提供する。
To provide an arithmetic unit capable of optimizing a logical level, preventing an increase in constituting information and the deterioration of area efficiency as an integrated circuit, improving operation efficiency, and allowing the reconstitution. - 特許庁 - 論理レベルの最適化ができ、また構成情報の増大を防止でき、集積回路としての面積効率の悪化を防止でき、また、演算効率の向上を図れ、しかも低消費電力化を図れる演算装置を提供する。
To provide an arithmetic unit capable of optimizing a logical level, preventing an increase in constituting information, preventing the deterioration of area efficiency as an integrated circuit, improving operation efficiency, and reducing electric power consumption. - 特許庁 - 論理レベルの最適化ができ、また構成情報の増大を防止でき、集積回路としての面積効率の低下を防止でき、また、演算効率の向上を図れ、しかも低消費電力化を図れる演算装置を提供する。
To provide an arithmetic unit capable of optimizing a logical level, preventing an increase in constituting information, preventing the deterioration of area efficiency as an integrated circuit, improving operation efficiency, and reducing electric power consumption. - 特許庁 - 論理レベルの最適化ができ、また構成情報の増大を防止でき、集積回路としての面積効率の低下を防止でき、また、演算効率の向上を図れ、しかも低消費電力化を図れる演算装置を提供する。
To provide an arithmetic unit capable of optimizing a logical level, capable of preventing an increase in configuration information, capable of preventing reduction in area efficiency as an integrated circuit, capable of improving arithmetic operation efficiency, and capable of reducing electric power consumption. - 特許庁 - 前記各レーダユニットにより得られる地中埋設物の探査結果をそれぞれ二値化して、その論理積を得る演算手段と、前記演算手段により得られる論理積に基づいて、操作者に対する告知手段を駆動する駆動手段とが具備される。
The radar mode exploring device is equipped with: an operating means acquiring the logical product by binarizing each explored result of ground burial objects obtained from the radar units; and a driving means driving the representing means for the operator based on the logical product acquired from the aforementioned operating means. - 特許庁 - こうして得られた各画像データについて相対位置を一致させた上で論理積演算手段１０で各画像データの論理積演算を行うことにより、多結晶基板１ａの特定の結晶からの指向性の強い反射光の影響を除去する。
The respective image data are subjected to logical product operation by a logical product computing means 10, after the relative positions are conformed as to the obtained respective image data, to remove an influence of reflected light having strong directivity from a specified crystal of the polycrystal substrate 1a. - 特許庁 - 複数の画素を制御する集積回路に論理信号を送り、その集積回路中で論理演算を行うことにより、複数画素の中から特定の１画素を選択する手段をまず提供する。
A means for selecting the specific one pixel from the plurality of the pixels by sending a logic signal to the integrated circuit for controlling the plurality of the pixels and performing a logical operation in the integrated circuit is first provided. - 特許庁 - 符号バッファ２８１からのストリームデータは、論理積演算部３０３によってマスクレジスタ３０２の値との間で論理積が生成され、一致検出部３０４において符号語レジスタ３０１の値との一致が検出される。
A logical product operating part 303 generates a logical product between stream data from a code buffer 281 and a value of a mask register 302, and a matching detector 304 detects matching between the stream data and a value of the code word register 301. - 特許庁 - システムの構成は、入力データを１画素分だけ進めた先行データ（Ａ）及び逆に１画素分だけ遅らせた後行データ（Ｂ）を生成するシフトレジスタのブロックと、それらのデータの論理積（ＡＮＤ）や論理和（ＯＲ）を演算する演算ブロックとから成る。
This system consists of a block of a shift register generating preceding data (A) obtained by advancing input data by one pixel and subsequent data (B) obtained by delaying the input data by one pixel and an operation block operating the logical product (AND) of those data and the logical sum (OR) of the data. - 特許庁 - また、第１論理演算回路１ａの出力Ａ(0)がハイレベルからローレベルに変化すると、対応するPMOSトランジスタＱ10，Ｑ11はオフするため、PMOSトランジスタＱ10，Ｑ11が第１論理演算回路１ａの出力変化を妨げることがなく、半導体集積回路の動作速度が速くなる。
When the output A(0) of the 1st logical operation circuit 1a varies from the high level to the low level, corresponding PMOS transistors Q10 and Q11 turn off, so the those transistors Q10 and Q11 never impede the variation of the output of the 1st logical operation circuits 1a, so that the operation speed of the semiconductor integrated circuit becomes fast. - 特許庁
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