A pair of parallel 16×16 multipliers each of which has two 32-bit inputs and one 32-bit output are included in the microprocessor. 各々2つの32ビット入力および1つの32ビット出力を有する1対の並列16x16乗算器を含む。 - 特許庁
To provide a microprocessor decoding a 32 bit length instruction in one clock in a 16 bit instruction set architecture provided with the 32 bit length instruction. 32ビット長命令を持つ16ビット命令セットアーキテクチャにおいて、32ビット長命令を1クロックでデコードすることができるマイクロプロセッサを提供する。 - 特許庁
The microprocessor is provided with a queue selector outputting a 16 bit instruction code to be decoded according to a first selecting signal, and a first decoder to decode a selected instruction code. 第一の選択信号に従って、デコードすべき16ビット命令コードを選択して出力するキューセレクタと、選択された命令コードをデコードする第一のデコーダとを備える。 - 特許庁