「Address Bus」を含む例文一覧(710)

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  • Address bus
    アドレスバス - 特許庁
  • place the address on [put the address onto] the address bus
    アドレスをアドレスバスに載せる - 研究社 英和コンピューター用語辞典
  • Figure 3-4 Address Bus Scheme
    Figure 3-4 アドレスバスのダイヤグラム - Electronic Frontier Foundation『DESのクラック：暗号研究と盗聴政策、チップ設計の秘密』
  • MEMORY ADDRESS BUS TEST SYSTEM
    メモリアドレスバス試験方式 - 特許庁
  • BUS ADDRESS SELECTION CIRCUIT AND METHOD OF SELECTING BUS ADDRESS
    バスアドレス選択回路およびバスアドレス選択方法 - 特許庁
  • Address of office and bus shed
    営業所（車庫）の所在地 - Wikipedia日英京都関連文書対訳コーパス
  • The requested comprise the bus address.
    これら要求は、バスアドレスを含む。 - 特許庁
  • TEST METHOD AND TEST DEVICE FOR ADDRESS BUS
    アドレスバスのテスト方法及びテスト装置 - 特許庁
  • Also, an address space address is managed by a bus driver for controlling the whole bus.
    またバス全体を制御するバスドライバではアドレス空間アドレスを管理している。 - 特許庁
  • An address register 5 outputs a received node address to the address bus 2aa.
    アドレスレジスタ５は、受信したノードアドレスをアドレスバス２ａａに出力する。 - 特許庁
  • A snoop block is connected to the address bus and the data bus and configured to receive an address from the data bus.
    スヌープブロックは、アドレスバスおよびデータバスに接続され、データバスからアドレスを受取るように構成される。 - 特許庁
  • A flash memory is provided with an address bus, a data bus, a control line, and an address specifiable non-volatile memory cell carry 64 connected to the address bus and the data bus.
    フラッシュメモリは、アドレスバスと、データバスと、制御線と、前記アドレスバスおよびデータバスに接続したアドレス指定可能不揮発性メモリセルアレイとを備える。 - 特許庁
  • A bus switching circuit 103 connects address bus AB1-data bus DB1-control bus CB1 and address bus AB3-data bus DB3-control bus CB3, when the wait signal WS is in the H-level.
    バス切換回路１０３は、ウェイト信号ＷＳがＨレベルのときアドレスバスＡＢ１・データバスＤＢ１・コントロールバスＣＢ１とアドレスバスＡＢ３・データバスＤＢ３・コントロールバスＣＢ３とを接続する。 - 特許庁
  • METHOD AND SYSTEM FOR CONTROLLING ADDRESS BUS EXPANSION
    アドレスバス拡張制御方法およびシステム - 特許庁
  • On the other hand, the address bus AB1-data bus DB1-control bus CB1 and the address bus AB2-data bus DB2-control bus CB2 are connected, when the wait signal SW is in the L-level.
    一方、ウェイト信号ＷＳがＬレベルのときアドレスバスＡＢ１・データバスＤＢ１・コントロールバスＣＢ１とアドレスバスＡＢ２・データバスＤＢ２・コントロールバスＣＢ２とを接続する。 - 特許庁
  • A memory management unit(MMU) 1 inputs a virtual address from a virtual address bus 2 and outputs a physical address to a physical address bus 3.
    メモリ管理ユニット（ＭＭＵ）１は、仮想アドレスバス２から仮想アドレスを入力し、物理アドレスバス３に物理アドレスを出力する。 - 特許庁
  • The branch address bus functions as a backing signal line for the actual address bus, wiring resistance/capacity of the actual address bus are equivalently reduced.
    分岐アドレスバスが、実アドレスバスに対する裏打ち信号線として機能し、実アドレスバスの配線抵抗／容量が等価的に低減される。 - 特許庁
  • Each bus address is mapped in a memory address such as the memory unit address in the mapping system.
    マッピングシステムは、バスアドレスを、上述したメモリユニットアドレス等のメモリアドレスにマップする。 - 特許庁
  • ..., but only the bus master drives the address bus and control signals.
    ...が, バスマスタだけがアドレスバスを駆動し信号を制御するのである. - コンピューター用語辞典
  • BUS ADDRESS SWITCHING DEVICE OF BATTERY PACK FOR ELECTRONIC APPARATUS
    電子機器用電池パックのバスアドレス切替装置 - 特許庁
  • Information on an address bus is latched when it is started with a new column address.
    アドレスバス上の情報は新しいカラムアドレスで始まるとラッチされる。 - 特許庁
  • Data are outputted from an address bus AB1 to an address bus AB3, and the bus bridge BB2 outputs the data from the data bus DB1 to the data bus DB3, or from a data bus DB3 to the data bus DB1.
    バスブリッジＢＢ１は、アドレスバスＡＢ１からアドレスバスＡＢ３にデータを出力し、バスブリッジＢＢ２は、データバスＤＢ１からデータバスＤＢ３、またはデータバスＤＢ３からデータバスＤＢ１のいずれか一方にデータを出力する。 - 特許庁
  • At that time, the bus bridge includes an address transmission circuit (101) allowing output of an address signal of the first bus to the second bus in the same bus cycle when the address signal is second bus access in the bus cycle wherein the address signal is output to the first bus.
    このとき、上記バスブリッジは、第１バスにアドレス信号が出力されたバスサイクルにおいて、上記アドレス信号が上記第２バスアクセスである場合に、同じバスサイクルで上記第１バスのアドレス信号を上記第２バスへ出力可能なアドレス伝達回路（１０１）を含んで構成される。 - 特許庁
  • A bus simulator 6 includes an address conversion table 7.
    バスシミュレータ６はアドレス変換テーブル７を備える。 - 特許庁
  • In an address data shift part 5, the output timings of an address bus 51 and a data bus 52 are controlled to output.
    アドレス・データシフト部５は、アドレスバス５１およびデータバス５２の出力タイミングを調整して出力する。 - 特許庁
  • After a reset cancel, the PCI bus conversion LSI 21 automatically outputs address data to the address bus of an extension board bus 24.
    ＰＣＩバス変換ＬＳＩ２１は、リセット解除後に、自動的にＰＡＬ２３にアドレスデータを拡張ボードバス２４のアドレスバスに出力する。 - 特許庁
  • On the basis of an address signal ADD, a bus occupancy ratio S of a bus 5 is calculated by a bus monitor part 8.
    バスモニタ部８により、アドレス信号ＡＤＤに基づきバス５のバス占有率Ｓが算出される。 - 特許庁
  • An address area of an internal bus by which burst access can be used in an external bus is set in an address table 80.
    アドレステーブル８０には、外部バスにおいてバーストアクセスが利用可能な内部バスのアドレス領域が設定される。 - 特許庁
  • To improve address/data communication efficiency in a memory bus.
    メモリバスにおけるアドレス／データ通信効率を向上する。 - 特許庁
  • SERIAL BUS DETERMINISTIC MEDIATION USING MEDIATION ADDRESS
    調停アドレスを使用する、シリアル・バスの決定論的調停 - 特許庁
  • A CPU 8 and the 1st memory 10 are connected to a system bus 9 consisting of an address, a data, and a control bus and a local memory 3 and a frame memory 4 as the 2nd memory are connected to a local bus 2 consisting of an address, a data, and a control bus.
    ２ポートマイクロプロセッサ１は、システムバス９に接続される第１のポート１０２と、ローカルバス２に接続される第２のポート１０３を有する。 - 特許庁
  • A switch group 7 for an address bus and a switch group 9 for a data bus isolate an address bus 10 and a data bus 11 from the CPU 1 in response to the STOP2 signal.
    アドレスバス用スイッチ群７およびデータバス用スイッチ群９はＳＴＯＰ２信号に応答して、アドレスバス１０およびデータバス１１とＣＰＵ１とを切り離す。 - 特許庁
  • An illegal address access blocking mechanism is inserted into an address line and a control line between the bus master device and a bus or a control circuit part of the bus in response to a form of the system bus.
    システムバスの形式に合わせて、バスマスタデバイスとバスの間のアドレス線および制御線、または、バスの制御回路部に不正アドレスアクセス遮断機構を挿入する。 - 特許庁
  • An address selecting circuit 12 selects the value of the address counter 11 out of the output of the address counter 11 and the address signal on an address control bus 11 when the data bus 2 is not used, and sends the value as an address signal to a cache array.
    アドレス選択回路12は、アドレスカウンター11の出力とアドレス・制御バス１上のアドレス信号との内、データバス２が使用中でないときには、アドレスカウンター11の値を選択し、キャッシュアレイへのアドレス信号とする。 - 特許庁
  • An address signal is transmitted to an actual address bus 10 to which decoders DECa-DECn decoding a given address signal are connected from an address bus 3 transmitting an address from an address generating circuit 2 through a branch node 4, a branch address bus 5, and contacts 7a-7c.
    与えられたアドレス信号をデコードするデコーダ（ＤＥＣａ−ＤＥＣｎ）が接続する実アドレスバス（１０）に対し、アドレス発生回路（２）からのアドレスを伝達するアドレスバス（３）から分岐ノード（４）を介して分岐アドレスバス（５）およびコンタクト（７ａ−７ｃ）を介してアドレス信号を伝達する。 - 特許庁
  • DUPLICATE ADDRESS DETECTING METHOD, SLAVE AND MASTER IN FIELD BUS SYSTEM, AND FIELD BUS
    フィールドバスシステムにおける二重アドレス検知方法及びスレーブ並びにマスタ及びフィールドバス - 特許庁
  • A debug interface samples a virtual address bus through a debug address bus between COF events during program trace messaging.
    プログラムトレース・メッセージングの間に、デバッグ・インタフェースはＣＯＦ事象の間にデバッグ・アドレスバスを介して仮想アドレスバスをサンプルする。 - 特許庁
  • When the observation address data matches data on an address bus, data on a data bus is stored by a register 35.
    そして、観測アドレスデータとアドレスバス上のデータが一致したときに、レジスタ部３５によってデータバス上のデータが記憶される。 - 特許庁
  • An address decoder 111 monitors the data of the data bus 31, and detects a signal to own address.
    アドレスデコーダ１１１は、データバス３１のデータを監視し、自分宛の信号を検出する。 - 特許庁
  • The address bus 5 transfers an address to the waveform memory 2 and a delay memory 3 in time division.
    アドレスバス5は、波形メモリ2と遅延メモリ3に対するアドレスを時分割で転送する。 - 特許庁
  • An address outputted from an address generating circuit 5 in the ASIC 2 is connected with the memory 6 through an address bus.
    ＡＳＩＣ２内部のアドレス生成回路５が出力するアドレスはアドレスバスを介してメモリ６に接続される。 - 特許庁
  • A second bus control circuit 400 returns the differential value (address 151) inputted through the address bus 300a to the original address 201 outputted from the bus master 200, and outputs the result to a bus slave 500.
    また、第２バス制御回路４００によって、アドレスバス３００ａを介して入力される差分値（アドレス１５１）を、バスマスタ２００から出力される元のアドレス２０１に戻してバススレーブ５００へ出力する。 - 特許庁
  • The information processor includes: multiple bus slaves; a bus master that outputs address data having a base address value for specifying arbitrary bus slave, and an offset address value for specifying access position in the specified bus slave.
    本発明にかかる情報処理装置は、複数のバススレーブと、任意のバススレーブを特定するベースアドレス値及び特定したバススレーブ内のアクセス位置を特定するオフセットアドレス値を含むアドレスデータを出力するバスマスタを備える。 - 特許庁
  • In a bus signal detection part 201, the access to the storage device 20b is detected from a bus address signal transmitted to an address bus ADR, and the memory address of the storage device 20b transmitted to a data bus DAT is latched by a bus signal retention part 202 and an address signal retention part 203.
    バス信号検出部２０１において、アドレス・バスＡＤＲに伝送されるバス・アドレス信号から記憶装置２０ｂへのアクセスを検出し、データ・バスＤＡＴに伝送される記憶装置２０ｂのメモリ・アドレスをバス信号保持部２０２およびアドレス信号保持部２０３へラッチさせる。 - 特許庁
  • A first bus control circuit 100 determines the differential value (address 151) between successive addresses of bus master addresses 201 outputted from a bus master 200 and outputs it to an address bus 300a.
    第１バス制御回路１００によって、バスマスタ２００から出力されるバスマスタアドレス２０１のうち、前後のアドレスの差分値（アドレス１５１）を求めてアドレスバス３００ａへ出力する。 - 特許庁
  • An IC2 bus address decoder 4 references an address decode table 3 to convert a logic address of a slave device 10 sent from a master device 2 into a bus number of a connected I2C bus 19 and a real address of the slave device 10.
    Ｉ２Ｃバスアドレスデコーダ４は、アドレスデコードテーブル３を参照して、マスタデバイス２から送出されるスレーブデバイス１０の論理アドレスを、接続するＩ２Ｃバス１９のバス番号とスレーブデバイス１０の実アドレスとに変換する。 - 特許庁
  • When a 1st bus master 210 sends a bus request signal BR-P1 out, an arbitrating circuit 250 sends a bus grant signal BG-P1 to the bus master 210 to supply an address signal to an address bus.
    本発明によれば、第1バスマスタが調停回路に対してバスリクエスト信号を送出し、調停回路が第1バスマスタに対してバスグラント信号を送出し、第1バスマスタがアドレスバスにアドレス信号を供給する。 - 特許庁
  • SYSTEM AND METHOD OF REDUCING STATE TRANSITION IN ADDRESS BUS
    アドレスバスにおける状態遷移を低減させるシステム及び方法 - 特許庁
  • Input multiplexers selects a memory access address bus.
    入力マルチプレクサは、メモリ・アクセス・アドレス・バスの選択を可能にする。 - 特許庁
  • Both of an address bus and a data bus of a microprocessor 210 are connected with coprocessors 211 and 212.
    マイクロプロセッサ２１０のアドレスバスとデータバスの両方を、コプロセッサ２１１と２１２に接続する。 - 特許庁
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