「BL」を含む例文一覧(975)
1 2 3 4 5 6 7 8 9 10 11 .... 19 20 次へ＞- A Y selecting circuit 13 is connected between a differential bit line BL/BL and a differential data line DL/DL.
差動ビット線BL、/BLと差動データ線DL、/DLとの間にはＹ選択回路13が接続されている。 - 特許庁 - Similarly, when the pronunciation toys BL 4, BL 3, BL 2 and BL 1 and the pronunciation toys BL 7, BL 8, BL 9, and BL 10 are combined, the sums of their overall lengths of the respective combinations are all "196 mm".
同様に、発音玩具ＢＬ４、ＢＬ３、ＢＬ２、ＢＬ１と発音玩具ＢＬ７、ＢＬ８、ＢＬ９、ＢＬ１０とを組み合わせると、各組み合わせの全長の和はいずれも「１９６ｍｍ」である。 - 特許庁 - A regular thrust calculation part 942 calculates the regular thrust W_bl.
定常推力算出部９４２は、定常推力Ｗ_blを算出する。 - 特許庁 - Bit lines BL and /BL are connected centering sense amplifiers S.
センスアンプＳを中心として、ビット線ＢＬ及び／ＢＬが接続されている。 - 特許庁 - A memory cell block MCB is connected to the Dummy BL and the Dummy/BL.
このＤｕｍｍｙＢＬ，Ｄｕｍｍｙ／ＢＬに、それぞれメモリセルブロックＭＣＢを接続する。 - 特許庁 - Memory cells C (/C) are connected to these bit lines BL (/BL), respectively.
これらビット線ＢＬ（／ＢＬ）には、メモリセルＣ（／Ｃ）が接続されている。 - 特許庁 - A light-emitting region of a backlight is divided into a prescribed number of blocks BL.
バックライトの発光領域は、所定数のブロックBLに分割されている。 - 特許庁 - Thereby, potentials of the bit lines BL_-1, BL_-3 are held forcedly at a ground level, in transmission of electric charges through the bit lines BL_-2I, influence exerted by cross talk on the bit lines BL_-1, BL_-3 can be prevented.
これにより、ビット線ＢＬ＿１，ＢＬ＿３の電位が強制的に接地レベルに保持され、ビット線ＢＬ＿２を介した電荷の伝送が、ビット線ＢＬ＿１，ＢＬ＿３によるクロストークの影響を受けることを回避できる。 - 特許庁 - The main source line MSL has, between adjoining bit lines BL, the same interval as that between the bit lines BL and BL.
メインソース線ＭＳＬは、隣接するビット線ＢＬ間に、ビット線ＢＬ，ＢＬ間の間隔と同一の間隔を有している。 - 特許庁 - Components with the BL mark have excellent quality, performance, and after-sales service which is reassuring.
BLマークの付いた部品は品質、性能、アフターサービスなどに優れているから安心だ。 - Weblio英語基本例文集 - A light source control unit 32 determines backlight luminance BL_i,j according to display luminance PN_i,j of the block A_i,j.
光源制御部３２は、ブロックＡ_i,jの表示輝度PN_i,jから、バックライト輝度BL_i,jを決定する。 - 特許庁 - A BL luminance dynamic control unit 61 carries out dynamic control of backlight luminance by PWM (Pulse Width Modulation).
BL輝度ダイナミック制御部６１は、バックライト輝度ダイナミック制御をPWM制御により行う。 - 特許庁 - The image data block in the base layer is different from the corresponding block (B_BL).
前記基本層の画像データ・ブロックは、対応するブロック（B_BL）とは別である。 - 特許庁 - A bit line BL [i+1] is made 0 V, and a bit line BL [i] is connected to a sense amplifier.
ビット線ＢＬ［ｉ＋１］は０Ｖとし、ビット線ＢＬ［ｉ］をセンスアンプに接続する。 - 特許庁 - The backlight controlling means LD controls turning on and off of the backlight BL in response to the BL signal.
バックライト制御手段ＬＤは、ＢＬ信号に応じてバックライトＢＬの点灯制御を行う。 - 特許庁 - The group of input values [IV] comprises Boolean values [BL].
入力値のグループ[ＩＶ]はブール値[ＢＶ]を含む。 - 特許庁 - The semiconductor memory device includes a level shift means that performs level shift of the potential of bit lines when a sense amplifier 3 starts reading out the potential of a pair of bit lines, BL and BL_B.
半導体記憶装置は、センスアンプ3がビット線対BL、BL_Bの電位の読み出しを開始するときのビット線の電位をレベルシフトさせるレベルシフト手段を備える。 - 特許庁 - The VDL is the maximum amplitude voltage of the bit line BL.
ＶＤＬはビット線ＢＬの最大振幅電圧である。 - 特許庁 - The bit line pitch of this bit line BL is 2F.
このビット線ＢＬのビット線ピッチは２Ｆとする。 - 特許庁 - A first electrode is achieved by a bit line BL.
ビット線ＢＬによって第１電極が実現される。 - 特許庁 - The VDL is a maximum amplitude voltage in the bit lines BL.
ＶＤＬはビット線ＢＬの最大振幅電圧である。 - 特許庁 - Further, after drive for the bit lines (BL_j, /BL_j) by a write-buffer (8) is started, amplification of potential difference of the selection bit lines (BL_j, /BL_j) by a sense amplifier (5_j) is started.
更に、ライトバッファ（８）による選択ビット線（ＢＬ_ｊ、／ＢＬ_ｊ）の駆動が開始された後、センスアンプ（５_ｊ）による選択ビット線ＢＬ_ｊ、／ＢＬ_ｊの電位差の増幅が開始される。 - 特許庁 - When a bit line BL_-2 is selected out of bit lines BL_-1, BL_-2, BL_-3 arranged in parallel in a SRAM, a transistor Tr_-2 is turned on and transistors Tr_-1, Tr_-3 are turned off based on column selecting signals CSL_-1, CSL_-2, CSL_-3.
ＳＲＡＭにおいて、並行して配設されたビット線ＢＬ＿１，ＢＬ＿２，ＢＬ＿３のうち、ビット線ＢＬ＿２を選択する場合に、列選択信号ＣＳＬ＿１，ＣＳＬ＿２，ＣＳＬ＿３に基づいて、トランジスタＴｒ＿２をオン、トランジスタＴｒ＿１，Ｔｒ＿３をオフにする。 - 特許庁 - When BL blocks 201 that correspond to a BL drive level obtained from a BL drive level-calculating unit 312 are the BL blocks 201 positioned in one direction to a Y-axis, a profile obtaining unit 342 obtains a profile that is made to correspond to the BL block 201.
プロファイル取得部３４２は、ＢＬドライブレベル算出部３１２から取得したＢＬドライブレベルに対応するＢＬブロック２０１がＹ軸に対して一方に位置するＢＬブロック２０１であるとき、このＢＬブロック２０１に対応付けられたプロファイルを取得する。 - 特許庁 - The Dummy BL and the Dummy/BL have wiring widths equal to bit lines in the memory cell array MCA.
ＤｕｍｍｙＢＬとＤｕｍｍｙ／ＢＬとは、メモリセルアレイＭＣＡ内のビット線と同等の配線幅を有する。 - 特許庁 - When the pronunciation toy BL 5 and the pronunciation toy BL 6 are combined, the sum of their overall lengths is "196 mm".
発音玩具ＢＬ５と発音玩具ＢＬ６とを組み合わせると、それらの全長の和は「１９６ｍｍ」である。 - 特許庁 - The gate electrode of the nMOS transistor 11a in the memory cell MC is connected to a word line WL with its drain connected to a bit line BL.
メモリセルMC内のnMOSトランジスタ11aのゲート電極はワード線WLに接続され、ドレインはビット線BLに接続されている。 - 特許庁 - The bit line BL and bit line/BL are connected to a sense amplifier 4 at the periphery of a memory cell array of the ferroelectric substance memory.
強誘電体メモリのセルアレイ周辺では、ビット線ＢＬ及びビット線／ＢＬがセンスアンプ４に接続される。 - 特許庁 - Column selection gates (CSG, RCSG) are provided on regular bit lines (BL, /BL) and refreshing bit lines (RBL, RCSG) respectively.
正規ビット線（ＢＬ，／ＢＬ）とリフレッシュビット線（ＲＢＬ，／ＲＢＬ）それぞれに列選択ゲート（ＣＳＧ，ＲＣＳＧ）を設ける。 - 特許庁 - A light source controller 32 determines back light luminance BL_i, j from the display luminance PN_i, j of a block A_i, j supplied from a display luminance calculation section 31.
光源制御部３２は、表示輝度算出部３１から供給されたブロックＡ_i,jの表示輝度PN_i,jから、バックライト輝度BL_i,jを決定する。 - 特許庁 - The decoupling transistors QD0, QD1 electrically disconnect the bit lines BL and /BL when gate signals ϕ0, ϕ1 become "L".
デカップリングトランジスタＱＤ０、ＱＤ１は、ゲート信号φ０、φ１が“Ｌ”となることにより、ビット線ＢＬ、／ＢＬを電気的に切断する。 - 特許庁 - Also, bit lines BL, /BL are charged to the power source potential VDD by a timing control circuit 60, after that, the word line WL is driven.
また、タイミング制御回路６０によってビット線ＢＬ，／ＢＬを電源電位ＶＤＤに充電し，その後ワード線ＷＬを駆動する。 - 特許庁 - Thus, the lowering of the level of the potential due to the coupling capacity generated between the bit lines BL, /BL can be recovered.
これによって、ビット線ＢＬ、／ＢＬ間に生じるカップリング容量による、電位レベルの低下が回復される。 - 特許庁 - A liquid crystal panel control unit 33 determines a liquid crystal numerical aperture of each pixel of a display unit 21 based upon the display luminance PN_i,j and backlight luminance BL_i,j.
液晶パネル制御部３３は、表示輝度PN_i,jとバックライト輝度BL_i,jに基づいて、表示部２１の各画素の液晶開口率を決定する。 - 特許庁 - The voltage is applied complementarily to a pair of bit line BL, /BL, and is capacity-coupled to the ferroelectric capacitor C0.
そして、ビット線対ＢＬ，／ＢＬに相補な電圧を印加して、強誘電体キャパシタＣ０に容量結合させる構成となっている。 - 特許庁 - A memory cell array 1 is constituted by arranging memory cells MC at intersection parts of plural bit, lines BL, /BL and plural word lines WL.
メモリセルアレイ１は、複数本のビット線ＢＬ，／ＢＬと複数本のワード線ＷＬの交差部にメモリセルＭＣを配置して構成される。 - 特許庁 - For a pair of bit lines BL and XBL, the power source modules 5a and 5b are disposed on the periphery of a side opposite a memory cell array part 3.
１対のビット線BL，XBL に対して、メモリセルアレイ部３のそれぞれ反対側の周辺に電源モジュール５ａ，５ｂを設ける。 - 特許庁 - A T3 is turned off and the bit line BL is made a low level, but a level of the BL bar is not varied by a coupling noise at the time.
Ｔ３はオフになって前記ビット線ＢＬはローレベルとなるが、この時カップリングノイズにより、ＢＬバーのレベルは変動しない。 - 特許庁 - A bit line 9 and a PCM cell 2 are first selected, and a first bias voltage (V_BL, V_00) is applied to the selected bit line.
ビットライン９及びＰＣＭセル２が最初に選択され、その選択されたビットラインに第１バイアス電圧（Ｖ_BL、Ｖ_00）が印加される。 - 特許庁 - Thereby, potential difference appearing between bit lines BL and /BL does not depend on parasitic capacitance, more potential difference can be obtained.
これにより、ビット線ＢＬ，／ＢＬ間に現れる電位差がビット線の寄生容量に依存しなくなり、より大きな電位差を得ることができる。 - 特許庁 - To provide display images suitable for a user when used under various brightness and to reduce the power consumption of a BL.
様々な明るさの使用環境において、ユーザに好適な表示画像を提供し、且つ、BLの消費電力を削減することを目的とする。 - 特許庁 - A sense amplifier circuit SA is connected to the dummy bit lines Dummy BL and Dummy/BL, while a data line DQ is not connected.
そしてダミービット線ＤｕｍｍｙＢＬ，Ｄｕｍｍｙ／ＢＬにセンスアンプ回路ＳＡを接続し、データ線ＤＱを接続しないようにしている。 - 特許庁 - When the PCM cell is not in the reset state, a second bias voltage (V_BL, V_01) greater than the first bias voltage is applied to the selected bit line 9.
リセット状態にない場合は、第１バイアス電圧より大きい第２バイアス電圧（Ｖ_BL、Ｖ_01）が、選択されたビットライン９に印加される。 - 特許庁 - At this point of time, a SH1 signal is made 'high', a pair of complementary bit lines (BL and /BL) are both short- circuited effectively.
この時点でＳＨ１信号は「ハイ」になり、相補型ビット線対（ＢＬおよび／ＢＬ）をともに効果的に短絡させる。 - 特許庁 - A bit line BL and a bit line BL/ disposed in the cell unit SU1 are not extended to the ferroelectric memory fuse part 40.
強誘電体メモリヒューズ部４０には、セルユニットＳＵ１に設けられるビット線ＢＬとビット線ＢＬ／が延在されない。 - 特許庁 - At this point of time, the bit lines BL, /BL are discharged by giving an equalizing signal EQ of the prescribed pulse width to a reset circuit 20.
この時点で、リセット回路２０に所定パルス幅のイコライズ信号ＥＱを与えることにより、ビット線ＢＬ，／ＢＬを放電させる。 - 特許庁 - Thus, a polarity of voltage between BL and PL is inverted to a polarity different from one at the recently made voltage supply to the BL.
これによって、ＢＬ−ＰＬ間電圧を、最近に行ったＢＬへの電圧供給時と異なる極性に反転させる。 - 特許庁 - A GND electrode 54 is disposed between the BL insulating film 53 and the BL insulating film 55 of a transistor, and a blocking film 58 has three layers.
トランジスタのＢＬ絶縁膜５３とＢＬ絶縁膜５５との間に、ＧＮＤ電極５４が設けられ、ブロッキング膜５８は、この三層からなる。 - 特許庁 - A memory cell array 10 includes memory cells MC arranged at an intersection of a word line WL and a bit line pair BL, /BL.
メモリセルアレイ１０は、ワード線ＷＬとビット線対ＢＬ、／ＢＬの交差部に設けられたメモリセルＭＣを配列してなる。 - 特許庁 - The lighting means T flashes the light emitter BL when the state change detecting means 52 detects the state change.
点灯手段(T)は、状態変化検知手段(52)が状態変化を検知したときに、発光体（BL）を点滅させる。 - 特許庁
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