「Back annotation」を含む例文一覧(16)
- BACK ANNOTATION CIRCUIT CHART PREPARING METHOD
バックアノテーション回路図作成法 - 特許庁 - DEVICE AND METHOD FOR BACK ANNOTATION
バックアノテーション装置およびその方法 - 特許庁 - TESTING SYSTEM AND BACK ANNOTATION METHOD
試験システム及びバックアノテーション方法 - 特許庁 - BACK ANNOTATION METHOD FOR SEMICONDUCTOR INTEGRATED CIRCUIT
半導体集積回路のバックアノテ—ション方法 - 特許庁 - METHOD FOR VERIFYING LAYOUT PATTERN AND BACK ANNOTATION SYSTEM
レイアウトパターン検証方法およびバックアノテーションシステム - 特許庁 - BACK ANNOTATION APPARATUS, MASK LAYOUT CORRECTION APPARATUS, BACK ANNOTATION METHOD, PROGRAM, RECORDING MEDIUM, METHOD FOR PRODUCING SEMICONDUCTOR INTEGRATED CIRCUIT
バックアノテーション装置、マスクレイアウト補正装置、バックアノテーション方法、プログラム、記録媒体、半導体集積回路の製造方法 - 特許庁 - An estimated finished dimension, for example, a gate length obtained from data corrected through OPC is reflected (back annotation) in a circuit diagram (schematic).
ＯＰＣによって補正を掛けられたデータより得られる推定仕上がり寸法、例えば、ゲート長を回路図（schematic)に反映する（Back Annotation）。 - 特許庁 - DEVICE AND METHOD FOR BACK ANNOTATION AND STORAGE MEDIUM STORING ITS PROGRAM
バックアノテーション装置、方法及びプログラムを記憶した記憶媒体 - 特許庁 - While referring to the said delay error correction information 1015 from the input signal waveform rounding and output load capacity found at the time of delay value calculation for back annotation using layout information 1014, a delay value for back annotation is corrected.
レイアウト情報１０１４を用いたバックアノテーション用遅延値算出時に求まる入力信号波形なまり及び出力負荷容量から前記遅延誤差補正情報１０１５を参照することにより、バックアノテーション用遅延値を補正する。 - 特許庁 - To provide a testing system equipped with a back annotation processing function for automatically reflecting the correction content of debugging on an original source file.
デバッグの修正内容を元のソースファイルに自動的に反映させることのできるバックアノテーション処理機能を備えた試験システムを提供する。 - 特許庁 - To lessen man-hours required for modifying the layout/wiring of an integrated circuit device in accordance with a back annotation result so as to shorten a TAT by hierarchizing a region.
領域で階層化することにより、バックアノテーション結果からの配置配線修正に必要な工数を削減し、ＴＡＴを短縮可能とする。 - 特許庁 - By a back annotation system in S201, the parasitic component of the aluminum wire or the PAD is extracted (S204), and a net list with parasitic components is produced (S205).
Ｓ２０１のバックアノテーションシステムにより、アルミ配線やＰＡＤの寄生成分を抽出し（Ｓ２０４）、寄生成分付きネットリストを作成する（Ｓ２０５）。 - 特許庁 - The system also includes a flat layout engine configured to receive the hierarchical schematic and to create a flat layout, and a back annotation engine coupled to the placement engine and the flat layout engine, wherein the back annotation engine is configured to receive the hierarchical placed layout and the flat unplaced layout and to create a flat placed layout there from.
本システムは、また、階層回路図を受け取り、フラット・レイアウトを作り出すように構成されたフラット・レイアウト・エンジンと、配置エンジンおよびフラット・レイアウト・エンジンに結合されたバック・アノテーション・エンジンとを含み、バック・アノテーション・エンジンは、階層配置済みレイアウトおよびフラット未配置レイアウトを受け取ってそれらからフラット配置済みレイアウトを作り出すように構成されている。 - 特許庁 - To provide a back annotation apparatus specifying the delay value of a logical cell used for a timing simulation by considering a variation in the characteristics of a transistor element arranged at a position superposed on a pad.
パッドと重なる位置に配置されているトランジスタ素子の特性変化を考慮して、タイミングシミュレーションに用いられる論理セルの遅延値を特定するバックアノテーション装置を提供する。 - 特許庁 - A POE (Pad On Element) identification section 104 provided on the back annotation apparatus 1 detects a POE based on mask layout information 101, and rewrites the logical cell name of an instance being the detected POE and described on a logical network list 102 so that the presence of the POE may be identifiable.
バックアノテーション装置１に備わるＰＯＥ（Ｐａｄ Ｏｎ Ｅｌｅｍｅｎｔ）識別部１０４は、マスクレイアウト情報１０１に基づいてＰＯＥを検出し、検出されたＰＯＥである論理ネットリスト１０２に記載されているインスタンスの論理セル名を、ＰＯＥであることが識別可能なように書き換える。 - 特許庁 - To provide the simulation method and system of a semiconductor integrated circuit capable of precisely executing the back annotation of parasitic RC components extracted from layout design data when a degenerate state exists between a net list posterior to logical design and a net list posterior to layout design.
論理設計後のネットリストとレイアウト設計後のネットリスト間に縮退状態が存在していた場合に、レイアウト設計データより抽出した寄生ＲＣ成分のバックアノテーションを精度良く行い得る半導体集積回路のシミュレーション方法及び半導体集積回路のシミュレーションシステムを提供する点にある。 - 特許庁
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