「Bit line」を含む例文一覧(3428)
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ビットラインセンスアンプ - 特許庁 - BIT LINE LOADING CIRCUIT
ビット・ライン負荷回路 - 特許庁 - BIT LINE PRECHARGE CIRCUIT
ビットラインプリチャージ回路 - 特許庁 - BIT LINE FORMATION METHOD
ビット線形成方法 - 特許庁 - The bit line is positioned on the bit line contact.
ビットラインコンタクトの上にビットラインが位置する。 - 特許庁 - BIT LINE DECODER CIRCUIT, BIT LINE CONNECTING METHOD, AND BIT LINE SELECTING METHOD
ビット線デコーダ回路、ビット線接続手段、及びビット線選択方法 - 特許庁 - The bit line pitch of this bit line BL is 2F.
このビット線ＢＬのビット線ピッチは２Ｆとする。 - 特許庁 - MANUFACTURING METHOD FOR BIT LINE
ビットラインの製造方法 - 特許庁 - The first bit line /BL0 and the third bit line BL0 form a first bit line pair, and the second bit line /BL1 and the fourth bit line BP1 form a second bit line pair.
第１のビット線／ＢＬ０と第３のビット線ＢＬ０は第１のビット線対を成し、第２のビット線／ＢＬ１と第４のビット線ＢＬ１は第２のビット線対を成す。 - 特許庁 - The dummy bit line has a plurality of dummy bit line parts.
前記ダミービット線は、複数のダミービット線部分を持つ。 - 特許庁 - Bit line voltage to which the bit value of entered data corresponds is applied to a selection bit line out of these even bit line and odd bit line.
この偶数ビットライン及び奇数ビットラインのうち、選択ビットラインに記入データのビット値が相応するビットライン電圧を印加する。 - 特許庁 - In a divisional bit line DRAM, a sub-bit line is formed under a word line and a bit line is formed on the word line.
分割ビット線型ＤＲＡＭにおいて、サブビット線をワード線の下に形成し、ビット線をワード線の上に形成する。 - 特許庁 - The plate line runs parallel to the bit line.
そのプレート線は、ビット線に平行に走る。 - 特許庁 - FORMATION OF TUNGSTEN BIT LINE
タングステンビットラインの形成方法 - 特許庁 - The bit line pair 4/5 includes a first bit line 4 and a second bit line 5 extending in a Y direction.
ビット線対４・５は、Ｙ方向に延びる第１ビット線４と第２ビット線５を含む。 - 特許庁 - REDUCTION OF LEAKAGE CURRENT IN BIT LINE
ビット線漏れ電流の低減 - 特許庁 - A dummy bit line 33 is disposed between bit line pair 31, 32, after setting the bit line pair 31, 32 to a power source voltages and the dummy bit line 33 to a ground voltage, respectively, the bit line pair 31, 32 and the dummy bit line 33 are equalized.
ビット線対３１，３２の間にダミービット線３３を設け、ビット線対３１，３２を電源電圧に、ダミービット線３３をグランド電圧にそれぞれ設定した後に、これらをイコライズする。 - 特許庁 - To suppress variation of a bit line caused by parasitic capacity generated between a ward line and bit line, a plate line and a bit line.
ワード線・ビット線間およびプレート線・ビット線間に発生した寄生容量に起因するビット線の変動を抑制する。 - 特許庁 - Bit lines include bit line pairs each of which is composed of an even-numbered bit line and an odd-numbered bit line adjacent to each other.
ビット線は、互いに隣り合う偶数番目のビット線と奇数番目のビット線とからなるビット線対を含む。 - 特許庁 - When a precharge of a selecting bit line is started, a bit line potential sensing circuit 7 senses a bit line potential.
選択ビット線のプリチャージが開始されると、ビット線電位検知回路７でビット線電位を検知する。 - 特許庁 - SHARED BIT LINE CROSS POINT MEMORY ARRAY
共有ビット線クロスポイントメモリアレイ - 特許庁 - METHOD FOR FORMING EMBEDDED BIT LINE
埋め込みビットラインの形成方法 - 特許庁 - A bit line insulating film 3 is formed on the diffusion bit line 5.
拡散ビット線５上にはビット線絶縁膜３が形成されている。 - 特許庁 - Then, a bit line diffusion layer 9 is formed in the bit line formation region.
次に、ビット線形成領域にビット線拡散層９を形成する。 - 特許庁 - An output signal line of the sense amplifier is separated electrically from the sense bit line and the restore-bit line.
センスアンプの出力信号線をセンスおよびリストアビット線と電気的に分離する。 - 特許庁 - A sense amplifier 2 amplifies a potential difference between the first bit line and a second bit line/BL complementary to the first bit line.
センスアンプ２は、第１ビット線と、第１ビット線と相補な第２ビット線／ＢＬと、の間の電位差を増幅する。 - 特許庁 - A memory core includes a bit line and a word line.
メモリコアがビット線およびワード線を備えている。 - 特許庁 - The memory cell is connected to the word-line and a bit-line.
メモリセルは、ワード線とビット線とに接続される。 - 特許庁 - The bit line driver 25 applies voltage VWF to a selection bit line BL.
ビット線ドライバ２５は、選択ビット線ＢＬに電圧ＶＷＲを印加する。 - 特許庁 - In the plan view, a bit line interval of the first bit line pair BM, /BM is wider than the bit line interval of the second bit line pair BS, /BS and the second bit line pair BS, /BS is allocated between the first bit line pair BM, /BM.
平面視にて、第１のビット線対ＢＭ，／ＢＭのビット線間隔が、第２のビット線対ＢＳ，／ＢＳのビット線間隔よりも広く、第１のビット線対ＢＭ，／ＢＭの間に第２のビット線対ＢＳ，／ＢＳが配置される。 - 特許庁 - DIFFERENTIAL AMPLIFIER AND BIT LINE SENSE AMPLIFIER
差動増幅器及びビット線センスアンプ - 特許庁 - BIT LINE SCREENING METHOD OF SRAM
ＳＲＡＭのビット線スクリーニング方法 - 特許庁 - A bit line equalizer circuit 30a equalizes respectively bit lines BL to a bit line potential VBLA and bit lines /BL to a bit line potential VBLB in accordance with activation of a bit line equalizing signal BLEQ.
ビット線イコライズ回路３０ａは、ビット線イコライズ信号ＢＬＥＱの活性化に応じて、ビット線ＢＬをビット線電位ＶＢＬＡに、ビット線／ＢＬをビット線電位ＶＢＬＢに、それぞれイコライズする。 - 特許庁 - The semiconductor memory device comprises: a bit line; a word line; a memory cell arranged on a crossing part of the bit line and the word line; and a readout circuit electrically connected to the bit line.
ビット線と、ワード線と、ビット線とワード線との交差部に配置されたメモリセルと、ビット線に電気的に接続された読み出し回路と、を備える。 - 特許庁 - The source line driving circuit 14 drives the source line SL, and the bit line control circuit 16 provides a bit line potential to the memory cell via the bit line BL.
ソース線駆動回路１４はソース線ＳＬを駆動し、ビット線制御回路１６はビット線ＢＬを介してメモリセルへビット線電位を与える。 - 特許庁 - A semiconductor memory cell includes a bit line, a word line, a memory cell disposed at an intersection between the bit line and the word line, and a readout circuit electrically connected to the bit line.
ビット線と、ワード線と、ビット線とワード線との交差部に配置されたメモリセルと、ビット線に電気的に接続された読み出し回路と、を備える。 - 特許庁 - Thus, the bit line and the complementary bit line are made to have the same loading, after the reference capacity is connected to the complementary bit line, until voltage difference between the bit line and the complementary bit line is sufficiently sensed.
このようにして、リファレンスコンデンサを相補ビットラインに連結した後、ビットラインと相補ビットラインとの電圧差を充分に感知するまで、ビットラインおよび相補ビットラインが同一のローディングを有するようにする。 - 特許庁 - The MIM RRAM stack 120 is on a bit line 122.
MIM RRAMスタック120は、ビット線122の上にある。 - 特許庁 - This memory device is provided with a bit line BL0 and a bit line BL1 having a current path independently of the bit line BL0, write-in current paths of the bit line BL0 and the bit line BL1 are made common.
この記憶装置は、ビット線ＢＬ０と、ビット線ＢＬ０とは独立した電流経路を有するビット線ＢＬ１とを備え、ビット線ＢＬ０とビット線ＢＬ１との書き込み電流経路を共通化する。 - 特許庁 - METHOD FOR FORMING SEMICONDUCTOR ELEMENT BIT LINE
半導体素子のビットライン形成方法 - 特許庁 - One end of each sub-bit line 40 is connected to main bit line 30 through a sub-bit line selecting switch 60.
各サブビット線４０の一端は、第１のサブビット線選択スイッチ６０を介してメインビット線３０に接続される。 - 特許庁 - To widen a bit line pitch and to avoid a vicinity defect of a bit line and a via contact.
ビット線ピッチを緩和し、ビット線とビアコンタクトの近接不良を回避する。 - 特許庁 - This increases the distance between the odd bit line 115 and even bit line 121, thereby preventing generation of the bit line bridges.
それによって、オードビット線１１５とイーブンビット線１２１との距離が拡大されるので、ビットラインブリッジの発生を防げる。 - 特許庁 - A sense amplifier is connected to the shared bit line to amplify data of the bit line transmitted through the bit line switch.
センスアンプは、共有ビット線に接続され、前記ビット線スイッチを介して伝達される前記ビット線のデータを増幅する。 - 特許庁 - A bit line equalizer BLE equalizes the potential of the bit line pairs BLt and Blc.
ビット線イコライザＢＬＥは、ビット線対ＢＬｔ，ＢＬｃの電位をイコライズする。 - 特許庁 - The metal bit line restricts the voltage drop along the bit line diffused part 115.
金属ビットラインは、ビットライン拡散部１１５に沿った電圧降下を制約する。 - 特許庁 - In one implementation, a bit line contact opening is etched after forming a bit line.
一態様では、ビットラインコンタクト用開口は、ビットラインの形成後にエッチングされる。 - 特許庁 - BIT LINE SELECTOR SWITCH AND METHOD FOR SELECTING DATA LINE
ビット線セレクタ・スイッチおよびデータ線を選択する方法 - 特許庁 - Then, a common source line, a local source line, a main bit line, and a local bit line are made a semiconductor-conduction state.
こうして、共通ソース線とローカルソース線およびメインビット線とローカルビット線を半導通状態にする。 - 特許庁 - The distance between the first writing global bit line and the first sensing global bit line, or the distance between the second writing global bit line and the second sensing global bit line is set longer than the distance between the first and second writing global bit lines.
第１又は第２のライト用グローバルビット線と第１又は第２のセンス用グローバルビット線の距離は、第１及び第２のライト用グローバルビット線の距離よりも大である。 - 特許庁
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