「Built-In Self Test」を含む例文一覧(83)
＜前へ 1 2- To provide an analog BIST (Built in self-test) circuit capable of controlling by a digital signal, reducing cost for a shipping test, and shortening a period for characteristic evaluation, and to provide an electronic system using the circuit.
デジタル信号による制御を可能とし、出荷試験の費用削減および特性評価の期間を短縮することができるアナログＢＩＳＴ回路およびそれを用いた電子システムを提供する。 - 特許庁 - The built-in self-test circuit generates a pattern for memory test in a programmable manner conforming to indication input through the TAP controller and output it, also, compares data read from the external memory with an expected value and judges the data.
ビルトインセルフテスト回路は、ＴＡＰコントローラを介して入力される指示に従ってプログラマブルにメモリテスト用パターンを生成して出力し、且つ、外部メモリから読み込んだデータを期待値と比較判定する。 - 特許庁 - The JTAG mechanism 43 is connected to a BIST(built in self test) control circuit 44 for controlling a pseudo random code string generating circuit 41 and a pseudo random code string collating circuit 42.
ＪＴＡＧメカニズム４３は擬似ランダム符号生成回路４１及び擬似ランダム照合回路４２の制御を司るＢＩＳＴ制御回路４４に接続されている。 - 特許庁 - A device, obtaining an effective value during logic built-in self test(LBIST), includes a first multiplexer 111, a second multiplexer 115, and a 1 hot 'init' circuit 113.
論理の組み込み自己試験（ＬＢＩＳＴ）中に有効値を得る装置は、第一マルチプレクサ１１１、第二マルチプレクサ１１５および１ホットｉｎｉｔ回路１１３を含む。 - 特許庁 - To provide a method of monitoring a heat treatment system in real time by using a built-in self-test (BIST) table for detecting, diagnosing and/or predicting a failure condition and/or the deterioration of performance.
不具合条件かつ／または性能劣化を検出、診断、かつ／または予知するため、内蔵自己テスト（ＢＩＳＴ）テーブルを用いて、熱処理システムを実時間でモニタする方法を提供する。 - 特許庁 - To provide a built-in self-test device for memory circuit which can test the timing specification such as setup time, hold-time, or the like prescribed for a memory to be tested by using plural timing signals having a prescribed phase difference.
所定の位相差を持つ複数のタイミング信号を用いて、被試験メモリに規定されるセットアップタイムやホールドタイム等のタイミングスペックの試験を可能にしたメモリ回路用の組込み自己試験装置を提供する。 - 特許庁 - To provide a semiconductor integrated circuit, which has a circuit to be tested composed of plural memory cells and a BIST(built-in self test) circuit, wherein the circuit to be tested can be made compact.
複数のメモリセルからなる被試験回路とＢＩＳＴ回路とを有する半導体集積回路であって、被試験回路を小型化可能な半導体集積回路を提供する。 - 特許庁 - To provide a self-test built-in SDRAM controller for safely performing verify check by making a memory controller itself have the function of verify check.
本発明の課題は、メモリコントローラ自体にベリファイチェックの機能を持たせることにより、安全にベリファイチェックを行うことができる自己試験内蔵ＳＤＲＡＭコントローラを提供することにある。 - 特許庁 - The voltage regulator circuit, capable of regulating voltages at a plurality of voltage sources has a testing control unit, a multiplexer, a comparator and a BIST (built-in self test) unit.
電圧調整回路として、試験制御装置とマルチプレクサとコンパレーターとＢＩＳＴ装置とを備える、複数の電圧源の電圧を調整できる電圧調整回路を用いる。 - 特許庁 - This semiconductor memory is provided with a BIST(built-in self test) computing unit 14 and a special algorithm for a defective memory cell, word line, and a bit line, and a redundant memory cell, a bit line, and a word line are determined.
故障したメモリセル、ワードラインならびにビットラインのために、ＢＩＳＴ計算ユニット１４および特別なアルゴリズムを用いて、冗長的なメモリセル、ビットラインならびにワードラインを求める。 - 特許庁 - To provide a system and a method for automatic failure testing of macro-interface having a logical block and a logic gate in a chip which uses an at-speed logic built in self test circuit inside the chip.
チップの内部にあるアットスピードの論理ＢＩＳＴ回路を用いた、論理ブロックおよびチップ内の論理ゲートを持つマクロのインタフェースの自動的な故障テストのためのシステムおよび方法を提供する。 - 特許庁 - The built-in self-test circuit is provided with a test control part 21 generating a memory selecting signal, an address generating part 23 generating a write-in address, a data generating part 22 generating an output expected value, and a control signal generating part 24 generating a control signal.
組込自己テスト回路は、メモリ選択信号を生成するテスト制御部２１と、書込アドレスを生成するアドレス生成部２３と、出力期待値を生成するデータ生成部２２と、制御信号を生成する制御信号生成部２４と、を備えている。 - 特許庁 - A successive approximation type A/D converter mounted on an LSI chip 10a is allowed to have a self-test function, and the conversion test of the successive approximation type A/D converter circuit 18a can be made with voltage generated from a built-in DAC circuit 22 as an analog input voltage AIN.
LSI チップ10a に搭載された逐次比較型A/D コンバータ回路18a にセルフテスト機能を持たせ、内蔵DAC 回路22から生成した電圧をアナログ入力電圧AIN として逐次比較型A/D コンバータ回路の変換テストを行なうことを可能とした。 - 特許庁 - Since the comparison circuit and the data register are controlled by the built-in CPU and trimmed in a self completion manner, trimming parallel to the plurality of LSIs is facilitated and a test time can be shortened as a whole.
上記の比較回路やデータレジスタを内蔵ＣＰＵで制御し、トリミングを自己完結で行うため、複数のＬＳＩに対する並列的なトリミングが容易であり、全体としてのテスト時間を短縮できる。 - 特許庁 - Since trimming is executed in a self-contained manner by controlling the comparison circuit and the data register by the built-in CPU, parallel trimming to the plurality of semiconductor integrated circuits is facilitated, and the whole test time can be reduced.
上記の比較回路やデータレジスタを内蔵ＣＰＵで制御し、トリミングを自己完結で行うため、複数の半導体集積回路に対する並列的なトリミングが容易であり、全体としてのテスト時間を短縮できる。 - 特許庁 - The semiconductor device adopts a multiplexer (13) which select the memory controller or the built-in self-test circuit in a switchable manner as a circuit for connecting to the memory interface conforming to the control information input from the outside through the TAP controller.
ＴＡＰコントローラを介して外部から入力する制御情報に従ってメモリインタフェースに接続する回路としてメモリコントローラ又ビルトインセルフテスト回路を切り替え可能に選択するマルチプレクサ（１３）を採用する。 - 特許庁 - A register circuit 106 provided in the built-in self test circuit of the memory changes test contents by performing setting change of an address generating circuit 101, an input data generating circuit 102, a control signal generating circuit 103, and an expected value data generating circuit 104 based on test setting data td received from the outside.
メモリの組み込み自己テスト回路に備えたレジスタ回路１０６が、外部から受信したテスト設定データｔｄに基づいて、アドレス生成回路１０１、入力データ生成回路１０２、制御信号生成回路１０３及び期待値データ生成回路１０４の設定変更を行うことによりテスト内容を変更する。 - 特許庁 - The test technique comprises a memory cell, a built-in self-testing cell, a comparing cell and a signature cell, and the signature cell contains one set of first conductive paths at a first level and one set of second conductive paths at a second level.
メモリセルと、内蔵自己テストセルと、比較セルと、シグナチャセルとを有し、該シグナチャセルは、第一レベルの１組の第一導電性経路と、第二レベルの１組の第二導電性経路と包含している。 - 特許庁 - A semiconductor integrated circuit 1 comprises at least one memory 21 for storing data, and at least one BIST (Built-In Self Test) circuit 10 for testing the memory 21.
半導体集積回路１は、データを記憶する少なくとも１つのメモリ２１と、メモリ２１をテストする少なくとも１つのＢＩＳＴ（Ｂｕｉｌｔ−Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）回路１０と、を備える。 - 特許庁 - The semiconductor integrated circuit apparatus is provided with at least two chips and having chip-on-chip structure in which on one chip, another chip is mounted, and the other chip is provided with a built-in self-test circuit being a control circuit for enabling a test of the other chip simple body to be performed.
少なくとも２つのチップを備え、一方のチップ上に他方のチップが搭載されるチップオンチップ構造の半導体集積回路装置であって、他方のチップに、該他方のチップ単体のテストを可能にするための制御回路であるビルトインセルフテスト回路を備えた構成とする。 - 特許庁 - To provide a BIST (built in self test) system using an ECC (error correction code) which corrects a single bit error in a given memory word with a given address and in which the ECC has the maximum number of bit errors which can be corrected for itself in the given memory word.
所与のアドレスの所与のメモリ・ワード内の単一ビット誤りを訂正するＥＣＣを使用するＢＩＳＴシステムであって、前記ＥＣＣが、前記所与のメモリ・ワード内で自分が訂正できるビット誤りの最大数を有するＢＩＳＴシステムを提供すること。 - 特許庁 - To obtain a built-in circuit for self-test in which increase of occupancy area in an integrated circuit can be suppressed by sharing a data generator generating a diagonal pattern even when RAMs having different shape are arranged in an integrated circuit.
集積回路内にシェイプの異なるＲＡＭが配置されている場合においても、ダイアゴナルパターンを生成するデータ生成器を共有できるようにすることによって、集積回路内に占める面積増加を減少させることができる組込み自己試験用回路を得る。 - 特許庁 - To provide a pinhole inspection machine with a self-diagnosis function having the built-in self-diagnosis function, capable of confirming properly pinhole detection accuracy of the pinhole inspection machine itself without inputting a test piece on which a pseudo pinhole is bored into a conveyance line, and without depending on the number of inspection times.
搬送ラインに対し疑似ピンホールが穿孔されたテストピースを投入することなく且つ検査回数に依存せずに、ピンホール検査機自体のピンホール検出精度を適宜確認することが可能な自己診断機能を内蔵した自己診断機能付きピンホール検査機を提供する。 - 特許庁 - The built-in self-test circuit 11 further has decoders 20-23 having a plurality of encoded processing data and successively decoding and outputting the processing data in response to each received common control signal Ccs respectively and a test pattern generating circuit 13 outputting bit data corresponding to the processing data received from the decoders 20-23 to the DRAM 17 as each test pattern.
組込み自己テスト回路１１は更に、符号化された複数の処理データを有し、受け取った各共通制御信号Ｃｃｓに夫々対応して処理データを順次に復号化して出力するデコーダ２０〜２３と、デコーダ２０〜２３から受け取った処理データに対応するビットデータを各テストパターンとしてＤＲＡＭ１７に出力するテストパターン発生回路（１３）とを有する。 - 特許庁 - Built-in self test is started by the command of CPU 12 and the test results of a memory 11 and a logic circuit group 13 are read from the memory inspection compressor 17 and the logic circuit inspection compressor 15, it is compared with an expectation value which is previously stored in the memory 11 and the result is diagnosed in the one chip microcomputer 10.
そして、ＣＰＵ１２の指令により組み込み自己検査を起動し、メモリ１１および論理回路群１３のテスト結果をメモリ検査用圧縮器１７および論理回路検査用圧縮器１５から読み出して、１チップマイクロコンピュータ１０内部において、あらかじめメモリ１１に記憶されている期待値とそれぞれ比較し結果診断を行う。 - 特許庁 - To provide a built-in self test (BIST) network using a hierarchy of a universal BIST scheduler (UBS) for scheduling and coordinating testing of elements such as regular structure BIST (RSB) elements and random logic BIST (RLB) elements.
規則構造組込み自己テスト（ＢＩＳＴ）（ＲＳＢ）要素およびランダム・ロジックＢＩＳＴ（ＲＬＢ）要素などの要素のテストをスケジューリングし、調整するためのユニバーサルＢＩＳＴスケジューラ（ＵＢＳ）の階層を使用したＢＩＳＴネットワークを提供すること。 - 特許庁 - To provide an apparatus capable of arranging a plurality of device measuring apparatuses made of BOST (Built-Off Self-Test) boards etc. in the vicinity of a device to be measured and highly accurately testing a large number of circuits mixed onto a semiconductor integrated circuit.
被測定デバイス近傍にＢＯＳＴボードなどからなる複数のデバイス測定装置を置くことができ、半導体集積回路に多数混載された回路の高精度な試験を行うことができる半導体集積回路の試験装置を提供する。 - 特許庁 - To provide a means by which wiring channel regions relating to signal distribution, quantity of buffers, FF, or the like, and the number of LSI pins can be reduced, and mounting to a chip can be facilitated, in a built-in type self test circuit (BIST) for testing a CAM-macro.
ＣＡＭマクロをテストするための組み込み型自己テスト回路（ＢＩＳＴ）回路において、信号分配にかかわる配線チャネル領域、バッファ、ＦＦなどの物量およびＬＳＩピン数の削減を可能とし、チップへの実装を容易化する手段を提供するものである。 - 特許庁 - Supply of a clock signal to functional blocks other than a functional block being an object of current measurement out of a plurality of functional blocks (2A-2D) is stopped, and a built-in self test circuit and a scan circuit are operated in the functional block which is the object of current measurement.
複数の機能ブロック（２Ａ〜２Ｄ）のうち電流測定対象とされる機能ブロックを除く他の機能ブロックについて上記クロック信号の供給を停止し、且つ、上記電流測定対象とされる機能ブロックにおける上記ビルトインセルフテスト回路と上記スキャン回路とを動作させる。 - 特許庁 - A self-test circuit built-in semiconductor memory 20 comprises a semiconductor substrate, a memory cell array 30 formed on the semiconductor substrate, testing circuits 50, 54 provided on the semiconductor substrate, storing a program, testing a memory cell array conforming to the stored program, and outputting a test result, and a controller 52 provided on the semiconductor substrate and rewriting the contents of programs stored in the test circuits 50, 54.
自己テスト回路内蔵半導体記憶装置２０は、半導体基板と、半導体基板上に形成されたメモリセルアレイ３０と、半導体基板上に設けられ、プログラムを記憶して記憶されたプログラムにしたがってメモリセルアレイのテストを行ない、テスト結果を出力するためのテスト回路５０，５４と、半導体基板上に設けられ、テスト回路５０，５４に記憶されるプログラムの内容を書き換えるためのコントローラ５２とを含む。 - 特許庁 - To provide a semiconductor device configured by loading an ECC (Error Correcting Code) circuit and a BIST (Built In Self Test) circuit on a memory configured to surely correct an error by the ECC circuit in an activated state of the ECC circuit and the BIST circuit at a test, and conducting sufficient screening for the ECC circuit and the critical path of the memory.
メモリにＥＣＣ回路とＢＩＳＴ回路とを搭載して構成された半導体装置において、テスト時に、ＥＣＣ回路とＢＩＳＴ回路とが活性化された状態で、ＥＣＣ回路によるエラー訂正が必ず行われるように構成され、ＥＣＣ回路やメモリのクリティカルパスなどの十分なスクリーニングを行うことができる、半導体装置を提供することを目的とする。 - 特許庁 - A built in self test circuit generating a test pattern by using a microinstruction code is provided with a storage device RAM/ROM temporarily storing the microinstruction code and outputting two different instruction codes in one clock cycle, a selector SEL receiving the output of the storage device, selectively delaying the two instruction codes and outputting them as one code and a pattern generation circuit PG generating the test pattern corresponding to the output of the selector.
マイクロインストラクションコードを用いてテストパターンを発生する自己診断回路において、マイクロインストラクションコードを一時的に記憶すると共に１クロックサイクルで異なる２つのインストラクションコードを出力する記憶装置ＲＡＭ／ＲＯＭと、この記憶装置の出力を受けると共に２つのインストラクションコードを選択的に遅延させて１コードとして出力するセレクタＳＥＬと、このセレクタの出力に対応したテストパターンを発生するパターン発生回路ＰＧとを備えた回路とする。 - 特許庁 - A cache line or a set, having defects, is deleted using array built-in self-test logic, together with the codes and hardware, a corresponding fuse repair value is distinguished, and call home is conducted by foreseeing the future, when a spare fuse cannot be used.
アレイ組込みセルフテスト論理をコードおよびハードウェアと共に使用して、欠陥のあるキャッシュ・ラインまたはセットを削除し、対応するヒューズ修理値を識別し、予備ヒューズが使用不能な場合に先を見越してコール・ホームを行い、次のシステム再始動のためにソフト・ヒューズ修理をスケジューリングし、次の再始動時のライン削除をスケジューリングし、削除およびヒューズ修理をテーブルに保管し、ログ記録されていない欠けている削除がある場合にコール・ホームを行う。 - 特許庁
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