「CPU timer」を含む例文一覧(428)

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  • High-resolution per-process timer from the CPU.
    CPU による高分解能のプロセス毎のタイマ。 - JM
  • A microcomputer (1) is provided with a timer (2) and a CPU (3) for controlling the timer.
    マイクロコンピュータ（１）は、タイマ（２）と、タイマを制御するＣＰＵ（３）とを備える。 - 特許庁
  • A microcomputer includes a CPU (16) and a PWM timer (25).
    ＣＰＵ（１６）とＰＷＭタイマ（２５）とを設ける。 - 特許庁
  • The CPU in the CPU chip set 11 stops the timer operation of the WDT 14 when start processing normally ends.
    CPUチップセット１１内のCPUは、起動処理が正常に終了したタイミングでWDT１４の計時動作を停止させる。 - 特許庁
  • Or a timer is provided and the CPU 30 monitors the timer and turns off the power.
    又はタイマを設けておき、ＣＰＵ３０がそれを監視し、電源をオフにする。 - 特許庁
  • The CPU 111 counts down the extension timer (S5).
    ＣＰＵ１１１は、延長タイマのカウントダウンを行う（Ｓ５）。 - 特許庁
  • CPU SYSTEM EQUIPPED WITH WATCHDOG TIMER FAILURE DETECTING CIRCUIT
    ウォッチドッグタイマ故障検出回路を備えたＣＰＵシステム - 特許庁
  • WATCHDOG TIMER CONTROL DEVICE, WATCHDOG TIMER CONTROL METHOD, PROGRAM, AND CPU SYSTEM
    ウォッチドッグタイマ制御装置、ウォッチドッグタイマ制御方法およびプログラムならびにＣＰＵシステム - 特許庁
  • SAFETY TIMER CROSSCHECK DIAGNOSTIC IN DUAL-CPU SAFETY SYSTEM
    デュアルＣＰＵの安全システムにおける安全タイマクロスチェック診断 - 特許庁
  • Thus, the timer value is corrected each timer even though CPU processing load becomes large to bring about delay in the value of the timer for control.
    従って、ＣＰＵ処理負荷が大きくなり制御用タイマの値に遅れが生じても、当該タイマ値がその都度補正される。 - 特許庁
  • When receiving the depression report, the CPU 12 starts a timer 11.
    ＣＰＵ１２は押下通知を受け取ると、タイマー１１を起動させる。 - 特許庁
  • A CPU 30 makes a timer 33 output a phase-switching trigger pulse.
    ＣＰＵ３０はタイマ３３に相切換えトリガパルスを出力させる。 - 特許庁
  • The timer interruption flag is set in interruption processing based on the internal timer interruption of a CPU made every 2 ms.
    タイマ割込フラグは、２ｍｓ毎にかかるＣＰＵの内部タイマ割込による割込処理でセットされる。 - 特許庁
  • The timer interruption flag is set by an interruption processing by internal timer interruption of a CPU applied every 2ms.
    タイマ割込フラグは、２ｍｓ毎にかかるＣＰＵの内部タイマ割込による割込処理でセットされる。 - 特許庁
  • The processor system comprises a plurality of CPU modules connected to the shared bus, a shared memory connected to the shared bus 1 and shared by all of the CPU modules, and a timer interrupt generating unit for generating a timer interrupt signal to the plurality of the CPU modules.
    プロセッサシステムは、共有バスに接続される複数のCPUモジュールと、共有バス１に接続されて全てのCPUモジュールが共用する共有メモリと、複数のCPUモジュールへのタイマ割込信号を生成するタイマ割込生成ユニットとを備えている。 - 特許庁
  • To perform inspection of a failure report line from a watch dog timer to a CPU in addition to inspection of the watch dog timer without stopping the CPU.
    ＣＰＵを停止せずにウォッチドッグタイマの検査を行うとともに、ウォッチドッグタイマからＣＰＵに対する異常通知ラインの検査を行うこと。 - 特許庁
  • After that, the CPU executes setting for timer interruption and shifts to a loop processing.
    その後、タイマ割込みのための設定を行い、ループ処理に移行する。 - 特許庁
  • A time interval for interrupt is set at a timer on the inside of a CPU 10 for magnification/reduction as a time elapses and the CPU 10 goes into a waiting state of timer interrupt.
    ＣＰＵ１０の内部のタイマ割り込みに拡大縮小を時間と共に行うための時間間隔を設定し、タイマ割り込みの待ち受け状態に入る。 - 特許庁
  • This timer control device 10 stores a timer count value designated from a CPU 11 into a memory 13, decreases or increases the timer count value at a prescribed period, and notifies the CPU 11 about a time-out when the timer count value becomes a prescribed value.
    タイマ制御装置１０は、ＣＰＵ１１から指定されたタイマカウント値をメモリ１３に格納し、該タイマカウント値を一定周期で減少または増加させ、該タイマカウント値が所定値になった場合にタイムアウトをＣＰＵ１１へ通知する。 - 特許庁
  • The CPU 2 performs fault diagnosis of the watchdog timer 3 by determining whether or not the watchdog timer 3 has been reset with respect to the CPU 2, when a P-RUN signal supplied from the CPU 2 to the watchdog timer 3 stops.
    ＣＰＵ２は、ＣＰＵ２からウォッチドッグタイマ３に供給されるＰ−ＲＵＮ信号が停止した際に、ウォッチドッグタイマ３がＣＰＵ２に対してリセット動作をしたか否かを判定することでウォッチドッグタイマ３の故障診断をおこなう。 - 特許庁
  • After storing a time measurement initiation time, a timer 20 once releases a CPU so that the CPU performs other process.
    時間計測開始時刻を記憶した後、タイマーは一旦ＣＰＵを解放して、ＣＰＵは他の処理を行う。 - 特許庁
  • A CPU in an image forming apparatus starts a timer section 11 simultaneously with the data reception completion of a transceiver unit 9 to start timer count.
    ＣＰＵ１は、送受信部９のデータ受信完了と同時にタイマ部１１を起動しタイマカウントを開始する。 - 特許庁
  • In a timer interrupt setting process during a timer interrupt process, a CPU does not load a value of a timer count register TCNT for a timer but a value which is stored in a buffer area BUF (S58).
    タイマ割込処理中の、タイマ割込設定処理において、ＣＰＵは、タイマにおけるタイマカウントレジスタＴＣＮＴの値をロードするのではなく、バッファエリアＢＵＦに保存されている値をロードする。 - 特許庁
  • A timer 9 is a circuit for interrupting a CPU 6 at fixed time intervals.
    タイマ９は、一定時間毎にＣＰＵ６に割込みを入れるための回路である。 - 特許庁
  • When the time is lower than or equal to a predetermined value N, the CPU 10 starts the first time measuring timer 20 again and when the time is equal to or higher than N, the CPU starts a second time measuring timer 21.
    その時間が所定値Ｎ以下であれば、ＣＰＵ１０は第１計時タイマ２０を再度スタートさせ、Ｎ以上であれば、第２計時タイマ２１をスタートさせる。 - 特許庁
  • A CPU chip set control IO 12 issues instructions to a CPU in a CPU chip set 11 to execute hardware reset processing, and starts timer operation of WDT 14 when power is turned on or when a rest signal is input from the WDT 14.
    CPUチップセット制御IO１２が、電源が投入されたタイミング又はWDT１４からリセット信号が入力されたタイミングで、CPUチップセット１１内のCPUにハードウェアリセット処理の実行を指示すると共にWDT１４の計時動作を開始させる。 - 特許庁
  • The central processing unit 23 is provided with a CPU side timer 25, and the radio equipment 24 is provided with a WLAN side timer 26.
    中央処理装置２３には、ＣＰＵ側タイマ２５が設けられ、無線装置２４にはＷＬＡＮ側タイマ２６が設けられている。 - 特許庁
  • To allow handling of only a minimum timer to drastically reduce a memory use amount of a CPU by separating the timer and a ticker, and dynamically registering the timer in the ticker.
    タイマとチッカとを分離し、タイマをチッカに動的に登録することで、必要最小限のタイマだけを扱うことを可能にし、ＣＰＵのメモリ使用量を大きく低減する。 - 特許庁
  • When no detection signal is outputted from the timer, the CPU 1 determines it to be an absence state.
    ＣＰＵ１は、タイマから検出信号が出力された時、不在状態と判断する。 - 特許庁
  • When the extension timer value reaches zero, the CPU 111 returns to S3.
    ＣＰＵ１１１は、延長タイマが値０になった場合、ＣＰＵ１１１は、Ｓ３の処理に戻る。 - 特許庁
  • Then the timer circuit 10 interrupts the CPU circuit 11, after the lapse of a prescribed time.
    すると、タイマー回路１０は所定時間経過後にＣＰＵ回路１１の割込をかける。 - 特許庁
  • The CPU 15 starts a timer 28 of a baseband part 14 when an application is operating.
    ＣＰＵ１５は、アプリケーションが動作中の場合は、ベースバンド部１４のタイマ２８を起動する。 - 特許庁
  • Also, the CPU turns on a flag indicating that initialization is being reported, and sets an initialization reporting period timer.
    また、初期化報知中フラグをオンするとともに、初期化報知期間タイマを設定する。 - 特許庁
  • In this controller, a microcomputer 10 has a CPU 11, an EEPROM 12 and timer modules 13, 14.
    マイコン１０は、ＣＰＵ１１とＥＥＰＲＯＭ１２とタイマモジュール１３，１４とを備える。 - 特許庁
  • The payout control CPU periodically executes the payout control process via the timer interrupt.
    また、払出制御用ＣＰＵは、タイマ割込によって定期的に払出制御処理を実行する。 - 特許庁
  • The CPU 40 inputs a time measuring start signal to a timer 45 responding to the on signal.
    ＣＰＵ４０は、オン信号に応答してタイマー４５に計時開始信号を入力する。 - 特許庁
  • A timer circuit 14 informs the CPU 12 of statistical information processing time in specific cycles.
    時計回路１４は所定の周期でＣＰＵ１２に統計情報処理時刻を通知する。 - 特許庁
  • The control circuit 5 includes a timer 26, a RAM 24, a ROM 25 and a CPU 23.
    制御回路５は、タイマ２６と、ＲＡＭ２４およびＲＯＭ２５と、ＣＰＵ２３とを含む。 - 特許庁
  • The microcomputer 10 includes a CPU 101, a watchdog timer 111, and a debug module 105.
    マイクロコンピュータ（１０）は、ＣＰＵ（１０１）と、ウォッチドッグタイマ（１１１）と、デバッグモジュール（１０５）を含む。 - 特許庁
  • A count value of the counter/timer at the inside of the CPU 56 is subtracted by 1 and the value becomes '0'.
    すると、ＣＰＵ５６の内部のカウンタ／タイマのカウント値が−１され、その値が「０」になる。 - 特許庁
  • When the cursor is stopped, a CPU 19 makes a timer 20 clock the cursor stop time.
    ＣＰＵ１９は、カーソルが停止した場合、タイマ２０にカーソルの停止時間を計時させる。 - 特許庁
  • A CPU erases data stored in a flash ROM 14 in response to count-up of either the lost timer part or the emergency timer part.
    ＣＰＵは、ロストタイマ部あるいはエマージェンシタイマ部のいずれかのカウントアップに応じ、フラッシュＲＯＭ１４に格納されたデータを消去する。 - 特許庁
  • The existence of the packet is checked in the buffer by every timer time by using a timer signal of the shortest time to fill the buffer and, when the packet exists, a CPU is interrupted, and the communication packet is transferred to the memory.
    伝送路から取り込んだ通信パケットを一時的にバッファに取り込み、一定間隔ごとにメモリへ移動する。 - 特許庁
  • A master CPU 4 sends a slave address to a slave CPU 1, which once receiving the slave address, starts a timer.
    マスタＣＰＵ４はスレーブＣＰＵ１にスレーブアドレスを送信し、スレーブＣＰＵ１がスレーブアドレスを受信すると、タイマをスタートさせる。 - 特許庁
  • To perform a self-test of operations of WDT (watchdog timer) for monitoring CPU (Central Processing Unit) runaways during the operation of a CPU.
    ＣＰＵ（マイクロプロセッサ）の暴走監視を行うＷＤＴ（ウォッチドッグタイマ）の動作をＣＰＵの運転中に自己診断する。 - 特許庁
  • This watchdog timer is equipped with a CPU 1, a timer 2 for executing measuring operation by control from the CPU 1, and an initial value memory part 3 for memorizing a restriction value and a measurement start value to be set in the timer 2.
    本発明に係るウォッチドックタイマは、ＣＰＵ１と、ＣＰＵ１からの制御により計測動作を行うタイマ２と、タイマ２に設定するための制限値および計測開始値を記憶する初期値記憶部３とを備えている。 - 特許庁
  • To provide a watchdog timer monitoring device and a watchdog timer monitoring method for a multiprocessor system, capable of detecting accurately the abnormality of a CPU, even when each CPU is brought individually into a low electric power mode.
    ＣＰＵを個別に低電力モードにしても、ＣＰＵの異常を正確に検出できるマルチプロセッサシステムのウォッチドックタイマ監視装置及びウォッチドックタイマ監視方法を提供すること。 - 特許庁
  • If the CPUs in an SMP system have different clock sources then there is no way to maintain a correlation between the timer registers since each CPU will run at a slightly different frequency.
    SMP システムの各 CPU が別々のクロック源を持つ場合、タイマレジスタ間の相互関係を管理する方法はない。 これは各 CPU が微妙に異なる周波数で動作するためである。 - JM
  • When the delivering control CPU detects the set of the timer interruption flag, it resets the timer interruption flag and executes the delivering control processing.
    払出制御用ＣＰＵは、タイマ割込フラグがセットされたことを検出すると、タイマ割込フラグをリセットするとともに、払出制御処理を実行する。 - 特許庁
  • An alarm setting part 6, an off-timer setting part 7 and an operation command button 8 are connected to the CPU 5.
    ＣＰＵ５には、アラーム設定６とオフタイマ設定７と操作指令釦８が接続されている。 - 特許庁
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