「Capacitance」を含む例文一覧(9962)
＜前へ 1 2 .... 167 168 169 170 171 172 173 174 175 .... 199 200 次へ＞- In order to prevent uneven application of voltage to each semiconductor switch SW1-SW6 due to a parasitic capacitance generated in the metal plate 3, insulation member 2 and water- cooled plate 1, capacitors Ca2-Ca6 are connected to the semiconductor switches SW1-SW6, respectively.
また、上記金属板３−絶縁部材２−水冷プレート１に生ずる寄生容量により各半導体スイッチＳＷ１〜ＳＷ６に不均一な電圧が加わるのを防ぐため、各半導体スイッチＳＷ１〜ＳＷ６にコンデンサＣａ２〜Ｃａ６を接続する。 - 特許庁 - To provide a semiconductor device isolation structure that prevents a leak current due to inversion arising along the side wall of a device isolation film in an ultra-highly integrated device, and reduces a device RC delay owing to small capacitance in a trench.
本発明の目的は、超高集積素子で素子分離膜の側壁に沿って生じる反転によるリーク電流発生を抑制し、トレンチ内部にキャパシタンスが小さくして素子のＲＣ遅延を減少させた半導体素子の素子分離構造を提供すること。 - 特許庁 - At the time of optimizing the analyzed unnecessary radiation, the part whose optimization is necessary is extracted, and measures to the necessary part is taken only by the necessary quantity by, for example, taking measures to increase the creation area of a decoupling capacitance.
また解析された不要輻射を最適化するに際しては、最適化の必要な個所を抽出し、必要な箇所に必要量だけ対策を行なうべく、例えばデカップリング容量の生成面積を増やす対策をとるようにしたことを特徴とする。 - 特許庁 - A capacitor opening is provided inside a first interlayer insulating film 7 formed on a substrate 1; and a capacitor element is provided which is composed of a lower electrode 8, a capacitance insulating film 9, and an upper electrode 10 that are all formed on the bottom and side of the opening.
基板１上に形成された第１の層間絶縁膜７内にキャパシタ開口部が設けられ、キャパシタ開口部の底面及び側面上に形成された下部電極８、容量絶縁膜９、及び上部電極１０からなる容量素子を備えている。 - 特許庁 - The device is equipped with an electrostatic plate having a first capacitor and a second capacitor having a capacitance larger than that of the first capacitor and connected to the first capacitor so as to be capable of switching; and a surface potential measuring part for measuring the surface potential of the electrostatic plate.
第１のコンデンサと、第１のコンデンサより静電容量が大きく、第１のコンデンサと入り切り可能に接続される第２のコンデンサとを有する静電プレートと、該静電プレートの表面電位を測定する表面電位測定部とを備えた装置とする。 - 特許庁 - To provide a printer capable of allowing a current to highly precisely flow from an output electrode to a printing body without being affected by a stray capacitance generated between a line reaching the output electrode from a transformer secondary side and each part of a printer.
本発明は印刷装置に関するものであり、トランス二次側から出力電極に至るまでの線路と印刷装置各部との間に発生する浮遊容量に影響を受けることなく出力電極から印刷体へ流れる電流を高精度なものとする。 - 特許庁 - To thin an electronic apparatus even when installing a large-capacitance capacitor by applying it to, for instance, an electronic still camera, a cellular phone, a PDA or the like, in relation to an electronic apparatus, a capacitor and a mounting method of a capacitor in an electronic apparatus.
本発明は、電子機器、コンデンサ及び電子機器におけるコンデンサの実装方法に関し、例えば電子スチルカメラ、携帯電話、ＰＤＡ等に適用して、大容量のコンデンサを設ける場合であっても、電子機器を薄型化することができるようにする。 - 特許庁 - One end of the auxiliary capacitance 26 is connected to an anode electrode of the organic EL element 21, and the other end is connected to a power supply line 32i-1 that belongs to the other row before own row i in the row scanning direction, namely the row i-1 of the preceding stage in this example.
この補助容量２６の一端を有機ＥＬ素子２１のアノード電極に、他端を行走査方向における自行ｉよりも前の他行、本例では前段の行ｉ−１に属する電源供給線３２ｉ−１にそれぞれ接続する。 - 特許庁 - By a structure where the first external electrode 24 and the second external electrode 32 are formed almost in parallel at the same main surface side of the dielectric layer 18 via an insulating layer 28, the capacitance density can be increased, the manufacturing process can be simplified, and ESL (equivalent series inductance) can be reduced.
第１の外部電極２４と第２の外部電極３２が、誘電体層１８の同一主面側に絶縁層２８を介して略平行に形成される構成のため、容量密度の向上，製造プロセスの簡略化，ＥＳＬの低減が可能となる。 - 特許庁 - In comparison with the case where the thickness direction of each mounting part 62 is made parallel to the thickness direction of the printed wiring board P, parasitic capacitance between a conductive pattern P3 provided in the printed wiring board P and each mounting part 62 is reduced, thereby reducing an insertion loss.
各実装部６２の厚さ方向がプリント配線板Ｐの厚さ方向に平行とされる場合に比べ、プリント配線板Ｐに設けられた導電パターンＰ３と各実装部６２との間の寄生容量が低下することで、インサーションロスが低減される。 - 特許庁 - The surface area of at least the pad P0 connected to the through-electrode of the power supply system among the pads P0 to P3 is larger than the surface area of the pad P0 connected to the through-electrode of the signal system, so that it is possible to secure a much larger parasitic capacitance.
パッドＰ０〜Ｐ３のうち、電源系の貫通電極に接続された少なくともパッドＰ０の表面積は、信号系の貫通電極に接続されたパッドＰ０の表面積よりも大きいので、より大きな寄生容量を確保することができる。 - 特許庁 - To provide a modulator, an optical transmitter and a modulation method which reduce transient response of electric current flowing through a laser diode driver (LDD) which occurs if the LDD and a laser diode (LD) are connected with a differential IF of coupling capacitance, and obtain stable optical output.
ＬＤＤとＬＤとの間を結合容量の差動ＩＦで接続する場合に生じるＬＤＤに流れる電流の過渡応答を低減し、安定した光出力が得られる変調器、光送信機、及び変調方法を提供することを目的とする。 - 特許庁 - The CS signal determination section 7 receives a pattern of the CS signal pre-provided to an auxiliary capacitance by a CS signal generation section 8, by receiving for instance, information related to the pattern of the CS signal from a user via a reception section 71, and determines the pattern as a pattern based on the received information.
ＣＳ信号決定部７は、予めＣＳ信号生成部８が補助容量に与えるＣＳ信号のパターンを、例えば、受付部７１でユーザからＣＳ信号のパターンに係る情報を受け付け、受け付けた情報に基づくパターンに決定する。 - 特許庁 - The amplifier circuit is configured with photodiodes 11 to 15, operational amplifiers 21 to 25, feedback resistors 31 to 34, resistors output terminals 41 to 45, 51 to 55, reference voltage power supply terminals 56 and 57, a reverse bias voltage control circuit 61 and a parasitic capacitance detecting circuit 65.
増幅回路は、フォトダイオード１１〜１５、演算増幅器２１〜２５、帰還抵抗３１〜３４、抵抗４１〜４５、出力端子５１〜５５、基準電圧電源端子５６、５７、逆バイアス電圧制御回路６１、寄生容量検出回路６５により構成される。 - 特許庁 - A trapezoidal trench is formed on the surface of a semiconductor substrate by using a LOCOS method and wet etching, and a lower electrode layer 5 is formed on the surface of the trapezoidal trench, and a capacitance insulating film 6 and an upper electrode 7 are laminated in this order over the lower electrode layer.
半導体基板の表面にＬＯＣＯＳ法およびウェットエッチングを用いて台形状トレンチを設け、台形状トレンチ表面に下部電極層５を形成し、下部電極層の上に容量絶縁膜６と上部電極７を順次積層する。 - 特許庁 - In this case, simultaneously with a moment when the bottle is arranged with the impact applied between the electrode plates 2a, 2b, the capacitance sensor 1 measures damping characteristic in time of an apparent dielectric constant ε1 generated on the basis of a surface wave 5b of the liquid object 5a.
このとき同時に、静電容量センサ１は、電極板２ａ、２ｂ間に衝撃を加えてボトル５が配置された瞬間から、液体物５ａの表面波５ｂに起因して発生する見かけの誘電率ε１の時間的な減衰特性を測定する。 - 特許庁 - To provide high quality image display by increasing a pixel numerical aperture and an accumulated capacitance, enhancing light shielding performance for slant incident light beams and returning light beams, reducing cross talk and ghost and improving a contrast ratio, with respect to an electrooptical device.
電気光学装置において、画素開口率を高めると同時に蓄積容量の増大を図り且つ斜めの入射光や戻り光に対する遮光性能を高めることにより、クロストークやゴーストを低減しコントラスト比を向上して、高品位の画像表示を行う。 - 特許庁 - Each pixel PX includes a first power supply terminal, a second power supply terminal, a display element, a driving transistor DR, and a holding capacitance C including a first electrode connected to the gate of the driving transistor and a second electrode superposed on the first electrode through a gap.
各画素ＰＸは、第１電源端子と、第２電源端子と、表示素子と、駆動トランジスタＤＲと、駆動トランジスタのゲートに接続された第１電極及び第１電極に隙間を置いて重ねられた第２電極を含んだ保持容量Ｃと、を有している。 - 特許庁 - Thus, the reduction in the sensitivity caused by stray capacitance and the reduction in the sensitivity due to a displacement of the diaphragm are suppressed and also the occurrence of variations in the frequency response at high frequencies and in inherent noise is avoided to contribute to the improvement of the sensitivity of the capacitor microphone.
これにより、ストレー容量に起因する感度低下と振動板の変位による感度低下とを抑制するとともに、高域での周波数応答や固有雑音のばらつき発生をも阻止してコンデンサマイクロホンの感度向上に寄与させることができる。 - 特許庁 - In an amplitude conversion circuit that converts an input signal INS having a small amplitude into an output signal /OUTS having a large amplitude, the input signal INS is supplied to a gate of a transistor Q5 that discharges an output terminal OUT through a capacitance element C1.
振幅の小さい入力信号ＩＮＳを、振幅の大きな出力信号／ＯＵＴＳに変換する振幅変換回路において、出力端子ＯＵＴを放電するトランジスタＱ５のゲートには、容量素子Ｃ１を介して入力信号ＩＮＳが供給される。 - 特許庁 - In the switched configuration, a first set of lines of the device can be switched between a coupling to a stimulation signal input to drive the device, a coupling to a capacitance signal output to output a signal indicative of the object's grounding condition, and a coupling to ground.
スイッチされた構成において、装置の第１セットの線を、装置を駆動するための刺激信号入力への結合と、オブジェクトの接地条件を表す信号を出力するためのキャパシタンス信号出力への結合と、接地点への結合との間でスイッチする。 - 特許庁 - A potential difference between the input signal line 270 and the gate line of the drive transistor 304 and a potential difference between the input signal line 270 and the source line of the drive transistor 304 is held by the gradation voltage capacitor 306 and the reference voltage capacitance 312.
入力信号線２７０と駆動トランジスタ３０４のゲート線との間の電位差、及び入力信号線２７０と駆動トランジスタ３０４のソース線との電位差は、それぞれ階調電圧容量３０６及び基準電圧容量３１２により保持される。 - 特許庁 - This switching enables capacity limitation of a reception size to be eliminated by switching a storage destination to a volatile memory, when exceeding the allowable reception capacitance, although printing is enabled in parallel with PDL data since normally the nonvolatile memory is used.
この切替えにより、通常は不揮発性メモリを利用するため、ＰＤＬデータとの並列印刷が可能でありながら、受信許容量を超えた場合は揮発性メモリへ格納先を切替えることで受信サイズの容量制限を無くすことが可能となる。 - 特許庁 - To provide a semiconductor optical element that more improves the characteristics by a structure of alleviating a parasitic capacitance in a semiconductor optical element having an embedded heterostructure, and also to provide an optical transmission module, an optical transmission and reception module, an optical transmission apparatus, and methods of manufacturing them.
埋め込みヘテロ構造を有する半導体光素子において、寄生容量が軽減される構造にすることにより、特性がさらに向上される半導体光素子、光送信モジュール、光送受信モジュール、光伝送装置、及び、それらの製造方法の提供。 - 特許庁 - To provide a TFT structure free of generation of point defects caused by capacitance due to misalignment, without increasing the number of masks even in a product with severe alignment rules such as a device having a high aperture ratio, in the production of a TFT array substrate.
ＴＦＴアレイ基板の製造において、高開口率デバイスのようなアライメントルールが厳しい製品においても、マスク枚数を増やすことなく、アライメントずれによる容量起因の点欠陥が発生しないＴＦＴ構造を提供することを目的とする。 - 特許庁 - This helps to reduce parasitic capacitance getting in between the conductive resin layer and the electronic components, and also helps to reduce degradation of characteristics of passive elements such as inductors due to obstruction of their electromagnetic loops by the conductive resin layer.
これにより、導電性樹脂層と電子部品の間に入り込む寄生容量を低減することができ、またインダクタなどの受動素子では電磁ループが導電性樹脂層によって妨げられ素子特性の劣化を来たすが、この劣化を低減することが可能となる。 - 特許庁 - A touch input detection circuit 72 measures an output signal generated in the third electrode pattern 68 with the sensing signal SS through electrostatic induction, and detects whether the touch input is made or not depending on the change in the output signal caused by the change in electrostatic capacitance.
タッチ入力検出回路７２は、静電誘導でセンシング信号ＳＳによって第３電極パターン６８に生じる出力信号を測定し、静電容量の変化に伴う出力信号の変化によってタッチ入力の有無を検出する。 - 特許庁 - When the member 8 is rotated by 22.5° e.g. counterclockwise next, the respective movable electrodes are respectively overlapped on the detection electrodes kd1, kd2, kd3 and kd4 (movable electrodes kd), thereby capacitance between the electrodes kd and an opposed electrode is detected as a maximum value.
次に例えば可動部材８を左回り方向に２２．５°回転させると、各可動電極が検出電極ｋｄ１，ｋｄ２，ｋｄ３およびｋｄ４（可動電極ｋｄ）にそれぞれ重なり、可動電極ｋｄと対向電極との間の静電容量が最大値として検出される。 - 特許庁 - When the internal power voltage VDD of rectifier circuit 2 stops supply, the leak of charge accumulated in the capacitance element 8 can be prevented, since it becomes reverse bias by PN junction formed of a drain and an N-WELL of the transistor.
整流回路２の内部電源電圧ＶＤＤが供給停止となった際、トランジスタのドレインとＮ−ＷＥＬＬによって形成されたＰＮ接合によって逆方向バイアスとなるので、静電容量素子８に蓄積された電荷のリークを防止することができる。 - 特許庁 - To provide a semiconductor device in which impedance matching for a signal line, improvement of accuracy of capacitance calculation in a designing stage, improvement of waveform quality and EMI countermeasures can be performed, and to provide a method of wiring of the semiconductor device, a microcomputer and electronic equipment.
信号ラインのインピーダンス整合、設計段階における容量演算の正確性の向上、波形品質の向上、ＥＭＩ対策を行うことが可能な半導体装置及び半導体装置の配線方法、マイクロコンピュータ、電子機器を提供すること。 - 特許庁 - By the constitution, the piezoelectric vibration piece 21 is shielded by the transparent electrode film 19 formed on the almost entire main surface of the lid 18, and the parasitic capacitance generated between an excitation electrode formed on vibration arms 22 and 23 and external circuit wiring is reduced.
この構成によれば、リッド１８の主面の略全面に形成された透明電極膜１９により圧電振動片２１がシールドされ、振動腕２２，２３に形成された励振電極と外部の回路配線との間に生じる寄生容量を低減できる。 - 特許庁 - A first decision means 23 increases a value of variable inductance and judges whether or not the resistance component R exceeds a predetermined value and if not exceed, a second decision means 23 increases a value of variable capacitance and decides whether or not the resistance component R exceeds the predetermined value.
第１の判定手段２３が可変インダクタンスの値を増加させて抵抗分Ｒが所定値を超えるか否かを判定し、超えない場合には、第２の判定手段２３が可変容量の値を増加させて抵抗分Ｒが所定値を超えるか否かを判定する。 - 特許庁 - Further, repeated electrostatic restoring force by an electronic circuit to detect variation in capacitance is set so as to have a range with substantially zero output at a mechanical resonant frequency of each of the electrodes 3, 4 of the moveable mass 5 and/or the fixed part 2.
更に静電容量の変化を検出する電子回路による反復的な復帰用静電気力を、可動質量部５及び／又は固定部２の各電極３、４の機械的共振周波数で実質的にゼロ出力となる領域をもつように設定する。 - 特許庁 - To provide a semiconductor dynamic-quantity sensor by which a yaw rate sensor according to a beam excitation-type capacitance detection system can be manufactured easily and by which a movable state in two directions and three directions can be detected and to provide its manufacturing method.
梁励振タイプの容量検出方式によるヨーレイトセンサ及びそれを容易に製造することができることは勿論、２方向さらには３方向における可動状態を検出することができる半導体力学センサ及びその製造方法を提供する。 - 特許庁 - To obtain a dielectric porcelain composition based on BaTiO3 less liable to deteriorate insulation resistance in bulk firing in a neutral or reducing atmosphere and having a high dielectric constant, a low temperature variation of capacitance and high reliability.
ＢａＴｉＯ_3を主成分とし、中性または還元性雰囲気中の大量焼成において、絶縁抵抗の劣化が少なく、誘電率が高く、静電容量の温度変化率が小さい信頼性の高い誘電体磁器組成を提供することを目的とする。 - 特許庁 - The electrostatic induction transistor 32 is of a vertical MOS structure equipped with a trench gate, the electrostatic capacitor 30 is formed on the surface of the electrostatic induction transistor 32, and a capacitance insulating film is formed on a source region and connected between a source electrode and a drain electrode.
静電誘導トランジスタ３２は、トレンチゲートを備えた縦型のＭＯＳ構造であり、静電容量３０は静電誘導トランジスタ３２の面上に形成され、ソース領域上に容量絶縁膜を形成し、ソース電極、ドレイン電極間に接続される。 - 特許庁 - The first electrically capacitive structure 56 has a variable capacitance for varying the DC bias produced on the substrate 22, e.g. by the electrode 44 relative to the DC bias produced on the substrate by the other electrode 46 of the plurality of electrodes.
第１の電気容量性構造体５６は可変容量を有し、少なくとも１つの電極４４によって基板２２に生じるＤＣバイアスを、複数の電極の他の電極の少なくとも１つ４６によって基板に生じるＤＣバイアスに関して変える。 - 特許庁 - In the machining system of the capacitance type touch panel, two conductive layers are individually patterned by applying the laser beam to the conductive layers inside a preliminarily sticking transparent conductive film by using an adhesive layer having an ultraviolet ray absorbing layer.
本発明の静電容量式タッチパネルの加工方式は、紫外線吸収層を有する粘着層を用いて、予め貼り合わされた透明導電性フィルムの内部の導電層にレーザ光を照射し、二層の導電層を個別にパターニングすることを特徴とする。 - 特許庁 - To provide an electrode for capacitor having a large capacitance per volume without causing variation in the situation of active carbon by increasing the pressure during molding, for example, in the manufacturing process of the electrode for capacitor, and to provide the method of manufacturing the same.
キャパシタ用電極の製造過程において、成形時の圧力を増加させるなどして活性炭事態に変化を加えることなく、体積当たりの静電容量の大きいキャパシタ用電極およびその製造方法を提供することを目的とする。 - 特許庁 - The capacitance of the parallel capacitor C1 suppresses the fifth harmonic currents, running into the serial reactor L down to 1/3 and prevents the reactor from becoming overloaded and also avoids its burning, overheating and abnormal noises in it.
この並列コンデンサＣ１の容量を、進直列リアクトルＬに流入する第５次調波電流を１／３に抑制することができ、直列リアクトルＬが過負荷となるのを防止でき、直列リアクトルＬの焼損、異常音、過熱といった障害を防止できる。 - 特許庁 - A delay determined by a time constant depending on an output resistance and a diffusion layer capacitance of a MOS transistor(TR) single body connected to each input terminal and being a component of the multi-input logic gate circuit is used for a minimum unit of the variable delay time.
多入力論理ゲート回路を構成するＭＯＳトランジスタであって、各入力端子に接続されるＭＯＳトランジスタ単体の拡散層容量と出力抵抗で決まる時定数による遅延を、可変遅延時間の最小単位として用いる。 - 特許庁 - A layout verification tool 8 verifies a layout resting on the basis of data stored in the library 6, a wiring layout data file 3, a viahole layout data file 4, and a mask layout pattern 7, the capacitance of an input circuit and the size of an output buffer are obtained and stored in a memory device 10.
レイアウト検証ツール８は、ライブラリ６のデータ、配線の配置情報ファイル３、ビア・ホールの配置情報ファイル４及びマスクレイアウトパターン７からレイアウトを検証し、入力回路の容量、出力バッファのサイズ等を求めて記憶装置１０に記録する。 - 特許庁 - An oscillation frequency Fosc outputted from an output terminal 7 is measured while changing the capacitance of a first capacitor C1 and/or a second capacitor C2 of an oscillation circuit 2 and whether the crystal oscillator is normal or defective is discriminated based on an obtained measured value.
発振回路２の第１コンデンサＣ１及び／又は第２コンデンサＣ２の静電容量を変化させながら、出力端子７より出力される発振周波数Ｆｏｓｃを測定し、得られた測定値に基づいて水晶発振器の良品・不良品を判別する。 - 特許庁 - A resting interval between on-pulses is changed by a stimulating means 8, so that charging current relative to the equivalent static capacitance of the human body is supplied bit by bit and the charging amount gently rises to provide the softer stimulation feeling sensorily.
また、オンパルス間の休止期間が刺激発生手段８により変化するため、人体の等価静電容量に対する充電電流が小刻みに供給されて充電量が緩やかに上昇し、体感的によりソフトな刺激感を得ることができる。 - 特許庁 - Moreover, by sharing the capacitor of corresponding capacitance in one light irradiating portion in the power supply portion 7, it is possible to reduce the manufacturing cost of the thermal treatment apparatus 1, while realizing miniaturization and weight reduction of the thermal treatment apparatus 1.
また、電力供給部７において１つの光照射部に対応する容量のコンデンサを共用することにより、熱処理装置１の小型化および軽量化を実現することができるとともに熱処理装置１の製造コストを低減することもできる。 - 特許庁 - The resonator composed of a plurality of multiple spiral lines is provided on the upper face of a dielectric substrate 1, and connection pads 9a and 9b connected with the inner circumferential end of each line by capacitance are formed at the central parts of the formation areas of prescribed multiple spiral lines.
誘電体基板１の上面に複数組の多重スパイラル線路による共振器を設け、所定の多重スパイラル線路の形成領域の中央部に各線路の内周端との間で静電容量で結合する結合パッド９ａ，９ｂを形成する。 - 特許庁 - A current, which shows an input current of the PFC converter and is generated by current mirror, is switched to parallel resistance and capacitance by the PWM signal in order to generate smoothed voltage, which in turn constitutes a control signal for the PFC converter.
ＰＦＣコンバータの入力電流を表わし、電流ミラーによって生成される電流は、ＰＦＣコンバータのための制御信号を構成する平滑化された電圧を生成するために、ＰＷＭ信号によって並列の抵抗およびキャパシタンスにスイッチングされる。 - 特許庁 - The detecting circuit 40 detects contact of the object with the display device 10, based on the first detection signal T1, which is outputted from the light detecting section 110, and the second detection signal T2, which is outputted from the electrostatic capacitance detecting section 120.
検出回路４０は、光検出部１１０から出力される第１の検出信号Ｔ１と、静電容量検出部１２０から出力される第２の検出信号Ｔ２とに基づいて、対象物と表示装置１０との接触を検出する。 - 特許庁 - The AD-conversion of the pulse detecting signal S_6 is started based on the timing signal S_3 which is not affected by the electromagnetic capacitance of the coupling capacitor 21 so that it becomes possible to make the start of measuring the time from the input of the pulse to the arrival of the reflection wave constant.
結合コンデンサ２１の静電容量の影響を受けていないタイミング信号Ｓ_3に基づいてパルス検出信号Ｓ_6のＡＤ変換を開始することにより、パルス注入から反射波到達までの測定時間の開始を一定にすることが可能となる。 - 特許庁 - A correction capacitor 14 whose static capacitance is C/2^x (wherein x is 2 or 3) is connected via a switch 15 between an internal node N and a line of a reference voltage VL, and charged up to a voltage VL-VT (wherein VT is a threshold voltage of an inverter 21) in a hold operation state.
内部ノードＮとゼロスケール基準電圧ＶＬの間に、スイッチ１５を介して静電容量がＣ／２^ｘ（但し、ｘは２または３）の補正キャパシタ１４を接続し、ホールド動作時にＶＬ−ＶＴ（但し、ＶＴはインバータ２１の閾値電圧）に充電する。 - 特許庁
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