「Cell Array」を含む例文一覧(2610)
＜前へ 1 2 .... 26 27 28 29 30 31 32 33 34 .... 52 53 次へ＞- The first read transfer transistor Qrx1 is used in common between at least two SRAM cells MC1 and MC2 in the memory cell array.
第１の読み出し転送トランジスタＱｒｘ１は、メモリセルアレイ内の少なくとも２つのＳＲＡＭセルＭＣ１、ＭＣ２の間で共有される。 - 特許庁 - To provide a cell array for immobilizing a probe having a complementary sequence to oligonucleotide having an object base sequence.
狭いスペースに効率よく、目的とする塩基配列を有するオリゴヌクレオチドと相補的な配列を有するプローブを固定するセルアレイを提供する。 - 特許庁 - The second contact wiring connects the other end of the circuit section and the second wiring at the opposite side of the first contact wiring of the first memory cell array.
第２コンタクト配線は、第１メモリセルアレイ部の第１コンタクト配線とは反対の側で、回路部の他端と第２配線とを接続する。 - 特許庁 - The buffer 122 is connected between the memory cell array and the Y-gating circuit and is provided with dual registers corresponding to each of a group of memory cells.
ページバッファ１２２はメモリセルアレイとＹ−ゲーティング回路との間に連結され、一群のメモリセルの各々に対応するデュアルレジスタを備える。 - 特許庁 - To provide a semiconductor storage device reading and transferring data and threshold voltage information from a memory cell array at a high rate.
メモリセルアレイからデータ及びしきい値電圧情報を高速に読み出すとともに転送することが可能な半導体記憶装置を提供する。 - 特許庁 - Then a flip-flop FF2 retrieves the request from the command decoder at the clock timing from the clock phase adjusting unit 130 to supply it to a memory cell array 200.
そして、フリップフロップFF_2は、クロック位相調整部130からのクロックタイミングでコマンドデコーダからの要求を取り込んでメモリセルアレイ200に供給する。 - 特許庁 - Information whether a defective part exists in a memory cell array belonging to the same block or not is programmed in the block discriminating part 131.
ブロック判定部１３１に対して，同じブロックに属するメモリセルアレイに不良箇所が存在するか否かについての情報がプログラムされる。 - 特許庁 - The first memory 2 includes a peripheral circuit 4 to which the first and second voltages are supplied, and a cell array core 3 to which the first and third voltages are supplied.
第１メモリ２は、第１、第２電圧を供給される周辺回路４、第１、第３電圧が供給されるセルアレイコア３を含む。 - 特許庁 - In a memory device, a memory array 10 having a plurality of memory cells 11 and a reading circuit 20 for determining the status of the memory cell 11 as a reading target.
メモリセル１１を複数備えたメモリアレイ１０と、読み出し対象のメモリセル１１の状態を判別する読み出し回路２０を設ける。 - 特許庁 - To provide a semiconductor device and its control method in which a part of a region of a memory cell array can be erased in a flash memory.
フラッシュメモリにおいて、メモリセルアレイの領域の一部を消去することが可能な半導体装置およびその制御方法を提供する。 - 特許庁 - To provide a semiconductor storage device in which a connected state between a cell array bit line and a sense amplifier is fixed to carry out refreshing, resulting in the reduction of power consumption for the changeover of connection.
セルアレイのビット線とセンスアンプの接続状態を固定してリフレッシュを行い、接続切替えによる消費電力を低減する。 - 特許庁 - To prevent matching displacement of a bit line contact isolation region from a bit line diffusion layer in a bit line backing region of a virtual ground type memory cell array.
仮想接地式メモリセルアレイのビット線裏打ち領域において、ビット線コンタクト分離領域とビット線拡散層との合わせズレを防ぐ。 - 特許庁 - This device is provided with plural word lines, plural bit lines, plural cells, a memory cell array consisting of plural cell blocks provided with plural cell power lines supplying power source voltage to the cells, plural row decoders, and plural cell power relieving circuit cutting off selectively only connection of a cell power line supplying power source line to the defective cell and a power source when a defective cell in which standby current failure occurs exists.
複数個のワードラインと、複数個のビットラインと、複数個のセルと、前記セルに電源電圧を供給する複数個のセルパワーラインを具備した複数個のセルブロックとからなるメモリセルアレイと、複数個のローデコーダー回路と、スタンバイ電流不良が発生した不良セルが存在する場合、前記不良セルに電源電圧を供給するセルパワーラインと電源との間のみを選択的に遮断する複数個のセルパワー救済回路とを備える。 - 特許庁 - This device is constituted of a memory cell array, and a differential amplifier and a latch circuit in which for first waiting time operation, each of a pair of signal outputted from the memory cell array is latched an outputted responding to an enable-signal, for second waiting time operation, voltage difference of each of a pair of signal outputted from the memory cell array is amplified and outputted responding to an enable-signal.
半導体メモリ装置及びそのデータ読出し方法であって、メモリセルアレイ、及び第１待ち時間動作の場合にはイネーブル信号に応答してメモリセルアレイから出力される信号対の各々をラッチして出力し、第２待ち時間動作の場合にはイネーブル信号に応答してメモリセルアレイから出力される信号対の各々の電圧差を増幅して出力するための差動増幅及びラッチ回路で構成されている。 - 特許庁 - Therefore, it is characterized in that a device includes a cell array including many memory cells, a BIST block performing BIST operation for the cell array, a BISR block performing BISR operation for the cell array, and an instruction decoder generating a first control signal selecting BIST operation by the BIST block or a test by the external tester and a second control signal controlling BISR operation by the BISR block.
このため、多数のメモリセルを含むセルアレイと、前記セルアレイに対するＢＩＳＴ動作を行なうＢＩＳＴブロックと、前記セルアレイに対するＢＩＳＲ動作を行なうＢＩＳＲブロックと、前記ＢＩＳＴブロックによるＢＩＳＴ動作又は外部テスタによるテストを選択する第１の制御信号、及び前記ＢＩＳＲブロックによるＢＩＳＲ動作を制御する第２の制御信号を発生する命令ディコーダとを含むことを特徴とする。 - 特許庁 - The three-dimensional nonvolatile semiconductor memory comprises: a memory cell array 2 with multiple memory cells stacked on a semiconductor substrate and multiple first conductive layers connected with the multiple memory cells; a dummy laminate structure 13 with multiple second conductive layers stacked on the semiconductor substrate and surrounds the memory cell array 2; and a metal layer 23A arranged on the memory cell array 2 and the dummy laminate structure 13.
実施形態に係わる三次元不揮発性半導体メモリは、半導体基板上に積み重ねられる複数のメモリセル及び複数のメモリセルに接続される複数の第１導電層を備えるメモリセルアレイ２と、半導体基板上に積み重ねられる複数の第２導電層を備え、メモリセルアレイ２を取り囲むダミー積層構造１３と、メモリセルアレイ２上及びダミー積層構造１３上に配置される金属層２３Ａとを備える。 - 特許庁 - The solar cell array 1 includes a solar cell module 10, a rack 20 supporting the solar cell module 10, and a hydrophobic component 10a, 10b which are located at least a part of a route from the edge of light receiving surface of the solar cell module 10 to the surface of the frame 20.
太陽電池モジュール１０と、この太陽電池モジュール１０を支持する架台２０と、太陽電池モジュール１０の受光面の端部から架台２０の表面にかけた経路の少なくとも一部に設けられた疎水性部材１０ａ，１０ｂとを備えることを特徴とする太陽電池アレイ１とする。 - 特許庁 - In a memory cell array region 1, the pattern of the element components (active regions 10-15 and 21-23 and polysilicon regions 31-42) of each unit memory cell and the pattern of the dummy cell of a dummy cell region 3 for outer periphery are made equal to each other and both patterns have an axisymmetrical relation with respect to their boundary line BC1.
メモリセルアレイ領域１の１メモリセル単位のメモリセルの素子構成要素（活性領域１０〜１５，２１〜２３及びポリシリコン領域３１〜４２）のパターンと外周用ダミーセル領域３のダミーセルのパターンとは同一で、かつ両者のパターンは境界線ＢＣ１に対して線対称な関係を呈している。 - 特許庁 - The memory cell array is provided with an element separation insulation film 7 inserted between the floating gate electrodes (3 and 8) of the memory cell transistors adjacent in a row direction, and a columnar direction cell separation insulation film inserted between the floating gate electrodes (3 and 8) of the memory cell transistors adjacent in the columnar direction and having a specific inductive capacity smaller than 3.9.
メモリセルアレイは、行方向に隣接したメモリセルトランジスタの浮遊ゲート電極（３，８）の間に挿入された素子分離絶縁膜７と、列方向に隣接したメモリセルトランジスタの浮遊ゲート電極（３，８）の間に挿入され、３．９より小さい比誘電率を有する列方向セル分離絶縁膜とを備える。 - 特許庁 - This solar cell capacitor-binding module array is structured by connecting a plurality of solar cell capacitor-binding modules that connect an electric double layer capacitor and a solar cell, and thus, can generate and supply power all the time when there is sunshine and there is no sunshine.
この太陽電池セル・キャパシタ結合モジュールアレイは電気二重層キャパシタと太陽電池セルを接続した太陽電池セル・キャパシタ結合モジュールを複数接続して構成したものであり、日照と日陰時に休みなく電力を発生し供給することができる。 - 特許庁 - To provide an excellent solar cell device together with a solar cell array using it, which easily and efficiently tracks the maximum output operation point of a solar cell module with a simple configuration for an optimum output, and which can be miniaturized and is excellent in workability.
きわめて簡便な構成で、太陽電池モジュールの最大出力動作点を容易に且つ効率良く追尾して、最適に出力でき、しかも小型化が可能で施工性の良好な、優れた太陽電池装置及びそれを用いた太陽電池アレイを提供すること。 - 特許庁 - The column control circuit 2 and the raw control circuit 3 execute data write-in operation for applying voltage required for writing data in the memory cell of the memory cell array 1 and data erasing operation for applying data required for erasing of data to the other memory cell simultaneously.
カラム制御回路２及びロウ制御回路３は、メモリセルアレイ１の一のメモリセルにデータの書き込みに必要な電圧を印加するデータ書き込み動作と、他のメモリセルにデータの消去に必要な電圧を印加するデータ消去動作とを同時に実行する。 - 特許庁 - A semiconductor memory device includes: a memory cell array containing an electrically rewritable memory cell; a bit line connected with one end of the memory cell and to be charged in accordance with a predetermined operation; and a voltage generation circuit for controlling the charging operation of the bit line.
一の実施の形態に係る半導体記憶装置は、電気的に書き換え可能なメモリセルを含むメモリセルアレイと、メモリセルの一端に接続されて、所定の動作に伴い充電されるビット線と、ビット線の充電動作を制御する電圧生成回路とを備える。 - 特許庁 - A first circuit block (word driver group, WDBK) which drives the plurality of word lines is disposed between a second circuit block (phase change type chain cell control circuit, PCCCTL) which drives the first or the second gate lines and the plurality of memory cell groups (memory cell array, MA).
そして、複数のワード線を駆動する第一の回路ブロック（ワードドライバ群ＷＤＢＫ）は、第一乃至第二のゲート線を駆動する第二の回路ブロック（相変化型チェインセル制御回路ＰＣＣＣＴＬ）と、複数のメモリセル群（メモリセルアレーＭＡ）との間に配置される。 - 特許庁 - In a state wherein a silicon nitride film is used as a charge-trap film of each of memory cells MS arranged in a matrix in a memory cell array 1. silicon oxide films are used as gate insulating films of selection transistors SG1, SG2 included in a NAND cell MS together with the memory cell MC.
メモリセルアレイ１にマトリクス状に配置されたメモリセルＭＣのチャージトラップ膜として、シリコン窒化膜を用いた上で、メモリセルＭＣとともにＮＡＮＤセルＭＳに含まれる選択トランジスタＳＧ１、ＳＧ２のゲート絶縁膜として、シリコン酸窒化膜を用いる。 - 特許庁 - To solve such a problem that it is required for a dummy cell to gener ate a reference potential for every read-out of each data cell connected to the same cell array, deterioration of dummy cells of which the number of times of read-out is more than that of data cells is aggravated, and an intermediate potential cannot be generated correctly.
同一のセルアレイに接続された各データセルを読み出す毎にダミーセルは参照電位を発生させる必要があり、データセルと比較して読み出し回数の多いダミーセルのみ劣化が進み、正しく中間電位を発生させることができなくなる。 - 特許庁 - The respective memory cells constituting a memory cell array is provided with MISFETs (Semiconductor Metal Semiconductor Field-Effect Transistors) Tr1 and MISFETs Tr2 having a common floating body 30.
メモリセルアレイを構成する各メモリセルは、フローティングボディ３０を共通にするＭＩＳＦＥＴ Ｔｒ１とＭＩＳＦＥＴ Ｔｒ２とを備えている。 - 特許庁 - For example, A page buffer is divided into two groups (31, 32) for a memory cell array 10, and word lines WLi are bisected (WL1_i, WLr_i) at the divided position.
たとえば、メモリセルアレイ１０に対し、ページバッファを２つのグループ（３１，３２）に分割し、その分割した位置でワード線ＷＬｉを２分割（ＷＬｌ＿ｉ，ＷＬｒ＿ｉ）する。 - 特許庁 - A memory cell transistor array 1 comprises a plurality of memory cells, each of which has a state of distribution of three or more threshold voltages in a single charge storage part.
メモリセルトランジスタアレイ１を単一の電荷蓄積箇所に３つ以上のしきい値電圧分布の状態を有する複数のメモリセルで構成する。 - 特許庁 - In a semiconductor device 1, a memory cell array 20 is divided into four blocks, that is, a block (0) 22A, a block (1) 22B, a block (2) 22C and a block (3) 22 D.
半導体装置１は、メモリセルアレイ２０が四つのブロック、すなわち、ブロック（０）２２Ａ、ブロック（１）２２Ｂ、ブロック（２）２２Ｃ、ブロック（３）２２Ｄに分割されている。 - 特許庁 - The device is provided with a memory cell array 11, selection gate transistors SGD, SGS, a control gate driving circuit 12, a selection gate driving circuit 13, and a source line driving circuit 14.
メモリセルアレイ１１、選択ゲートトランジスタＳＧＤ、ＳＧＳ、制御ゲート駆動回路１２、選択ゲート駆動回路１３、ソース線駆動回路１４を備える。 - 特許庁 - To provide a semiconductor memory device in which influence of a sneak current at reading can be excluded, and the area of a reference cell array can be reduced.
読み出し時におけるまわりこみ電流の影響を排除できるとともに、リファレンスセルアレイの面積を削減できる半導体記憶装置を提供すること。 - 特許庁 - A plurality of sense amplifier array 4 is provided between cell arrays, connected to a pair of bit lines, and have a plurality of sense amplifiers arranged in the row direction.
複数のセンスアンプアレイ４はセルアレイ３の相互間にそれぞれ設けられ、ビット線対に接続され、行方向に配置された複数のセンスアンプを有している。 - 特許庁 - A memory cell array 1 has a ferroelectric capacitor of which one end is connected to bit lines BL, BBL via a transistor and the other end is connected to plate lines PL, BPL.
メモリセルアレイ１は、トランジスタを介して一端がビット線ＢＬ，ＢＢＬに、他端がプレート線ＰＬ，ＢＰＬに接続される強誘電体キャパシタを持つ。 - 特許庁 - The plurality of word line drivers 15-1 to 15-4 are connected to the plurality of memory cells arranged in the row direction of the memory cell array by a plurality of word lines.
複数のワード線ドライバ１５−１〜１５−４のそれぞれと、メモリセルアレイのロウに配置された複数のメモリセルは複数のワード線により接続される。 - 特許庁 - To provide a nonvolatile semiconductor memory which comprises a memory cell array comprised of sidewall type memory cells, and is capable of block erasure equal with a flash memory.
サイドウォール型メモリセルで構成されたメモリセルアレイを備え、且つ、フラッシュメモリと同等にブロック消去が可能な不揮発性半導体記憶装置を提供する。 - 特許庁 - Each of a plurality of current duplication circuits corresponds to each bank, duplicates a reference current flowing through the reference cell array and generates reference voltage.
複数個の電流複写回路はバンクの各々に対応し、基準セルアレイを通じて流れる基準電流を複写して基準電圧を各々発生する。 - 特許庁 - To provide a semiconductor memory device capable of achieving a reduced circuit scale and improving characteristics, by reducing parasitic capacity of a memory cell array.
メモリセルアレイの寄生容量を低減して、回路規模の縮小や特性の向上を実現することが可能な半導体記憶装置を提供する。 - 特許庁 - In a semiconductor device 1, a memory cell array is divided into a block (0) 22A, a block (1) 22B, a block (2) 22C and a block (3) 22D.
半導体装置１は、メモリセルアレイ２０が四つのブロック、すなわち、ブロック（０）２２Ａ、ブロック（１）２２Ｂ、ブロック（２）２２Ｃ、ブロック（３）２２Ｄに分割されている。 - 特許庁 - To provide a memory array circuit which corresponds to a nonvolatile memory device for storing two-bit data in one memory cell, and can perform high speed reading operation.
１メモリセルで２ビットのデータを記憶する不揮発性のメモリ素子に対応し、かつ高速な読み出し動作が可能なメモリアレイ回路を提供する。 - 特許庁 - A flash memory device 1 includes a memory cell array 3, a data register 6, a state machine 7, an input/output pad 8, a row decoder 9, and a column decoder 10.
フラッシュメモリデバイス１は、メモリセルアレイ３、データレジスタ６、ステートマシン７、入力／出力パッド８、行デコーダ９、及び列デコーダ１０を含んでいる。 - 特許庁 - The array comprises a first bank (N) and a second bank (N+1) of a memory cell, the first bank is separated from the second bank by one group of selection lines.
アレイは、メモリセルの第１のバンク（Ｎ）及び第２のバンク（Ｎ＋１）を含み、第１のバンクは１組の選択ラインによって第２のバンクから分離されている。 - 特許庁 - To provide a burn-in method and apparatus which can accelerate burn-in, not only in a memory cell array part but also even a peripheral circuit part or logic circuit part.
メモリセルアレイ部のみならず、周辺回路部やロジック回路部においてもバーンインの加速化を図ることが可能なバーンイン方法及び装置を得る。 - 特許庁 - A first initial setting data area 20 and a second initial setting data area 21 are set in a memory cell array 1 according to different operating conditions.
メモリセルアレイ１には、異なる動作条件に応じて２つの第１初期設定データ領域２０及び第２初期設定データ領域２１が設定されている。 - 特許庁 - A bit line driver and a common line driver which drive the bit line and the common line upon a write of data, respectively are disposed opposing to both sides of the memory cell array.
データ書込時にビット線およびコモン線をそれぞれ駆動するビット線ドライバおよびコモン線ドライバを、メモリセルアレイの両側に対向して配置する。 - 特許庁 - To provide an organic photoelectric conversion element that has high photoelectric conversion efficiency and durability, and to provide a solar cell and an optical sensor array each using the organic photoelectric conversion element.
高い光電変換効率を有し、かつ耐久性を有する有機光電変換素子、それを用いた太陽電池及び光センサアレイを提供する。 - 特許庁 - The nonvolatile semiconductor memory device is equipped with: a memory cell array MA configured by arraying memory cells MC; word lines WL; bit lines BL, and a control circuit 3.
不揮発性半導体記憶装置は、メモリセルＭＣを配列してなるメモリセルアレイＭＡと、ワード線ＷＬと、ビット線ＢＬと、制御回路３とを備える。 - 特許庁 - A slimmed sidewall core 4 is formed in a memory cell array area 1a by patterning a polysilicon layer formed on a silicon nitride layer 3.
窒化シリコン層３上に形成されたポリシリコン層をパターニングすることによってメモリセルアレイ領域１ａにスリミングされたサイドウォールコア４を形成する。 - 特許庁 - The nonvolatile semiconductor memory device has a memory cell array including a plurality of memory cells constituted of diodes and resistance-change elements arranged in rows and columns.
不揮発性半導体記憶装置は、ダイオードと抵抗変化素子により構成された複数のメモリセルが行及び列に配置されたメモリセルアレイを有している。 - 特許庁 - The word line voltage generating circuit 2 changes a word line voltage Vw1 output to the memory cell array 4 in accordance with fluctuations of the reference voltage Vref.
ワード線電圧生成回路２は、メモリセルアレイ４へ出力されるワード線電圧Ｖｗｌを、リファレンス電圧Ｖｒｅｆの変動に応じて、変化させる。 - 特許庁
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