「Chip Select」を含む例文一覧(155)
＜前へ 1 2 3 4 次へ＞- To select ranks without separate chip selection signal pins in a memory module and a memory system including a plurality of ranks.
複数のランクが備えられたメモリモジュール及びメモリシステムにおいて、別途のチップ選択信号ピンを備えることなく各ランクを選択する。 - 特許庁 - Thus, a decoder circuit for deciding to select which cell block in an array becomes unnecessary for the sub row decoder and a chip size can be reduced.
これにより、サブローデコーダには、アレイ内のどのセルブロックを選択するかを決めるデコーダ回路が不要になり、チップサイズを縮小出来る。 - 特許庁 - Thus, only an input buffer circuit 11e of a synchronous memory corresponding to the chip select signal CSB inputs a command CMDB.
これにより、チップセレクト信号ＣＳＢに対応する同期型メモリの入力バッファ回路１１ｅのみコマンドＣＭＤＢを入力する。 - 特許庁 - A semiconductor integrated circuit has a timing setting means (SSCR2) capable of setting the assertion timing and negation timing of a chip select signal, and a retiming means 80 capable of changing the assertion timing and negation timing of the chip select signal in relation to a transfer clock signal according to the setting content.
チップセレクト信号のアサートタイミング及びネゲートタイミングを設定可能なタイミング設定手段（ＳＳＣＲ２）と、その設定内容に基づいて、上記チップセレクト信号のアサートタイミング及びネゲートタイミングを転送用クロック信号との関係で変更可能なタイミング変更手段（８０）とを設ける。 - 特許庁 - Connected to a nonvolatile memory 13 of the information processing apparatus is a logical OR output of a chip select signal for selecting a first nonvolatile memory assigned to a first memory address space and a chip select signal for selecting a second nonvolatile memory assigned to a second memory address space.
不揮発性メモリ１３には、第１メモリアドレス空間に割り当てられた第１不揮発性メモリを選択するためのチップセレクト信号と第２メモリアドレス空間に割り当てられた第２不揮発性メモリを選択するためのチップセレクト信号との論理和出力が接続されている。 - 特許庁 - Each of the bias circuits 110 generates bias voltage meeting a current inputted from an input terminal T 1 or a reference current flowing to a resistance element 102 connected to an external resistance connecting terminal T3 based on a chip select signal inputted from a chip select terminal T2.
各バイアス回路１１０は、チップセレクト端子Ｔ２から入力されるチップセレクト信号に基づいて、入力端子Ｔ１から入力する電流、又は、外部抵抗接続端子Ｔ３に接続された抵抗素子１０２に流れる基準電流に応じたバイアス電圧を発生する。 - 特許庁 - A data input/output I/O terminal 21, a power terminal 22 for a power supply, a chip select terminal 23 to input a chip select signal CS are included in the upper section.
回路基板１０の対向面１３の下半分には、上下２段に略矩形状の複数の端子２１〜２７を備られ、上段にはデータ入出力用のＩ／Ｏ端子２１、電源供給用の電源端子２２、チップセレクト信号ＣＳを入力するためのチップセレクト端子２３が配列されている。 - 特許庁 - To select a dimension measuring position from a real pattern inside a chip area on a semiconductor wafer without making troubles and without making any mistakes in a short time.
半導体ウェハ上のチップ領域内部の実パターンから、人手をかけることなく、短時間で、ミスなく寸法測定箇所を選定する。 - 特許庁 - In addition, the address sections are subdivided into address subsections assigned by the chip select signals.
アドレスセクションは外部デバイスと関連付けられ、アドレスレンジと関連付けられると共にチップセレクト信号により割り当てられるアドレスサブセクションに細分される。 - 特許庁 - the means 40 allows the data selector 30 to select chip data of 6th-10th stage at the latter half of the tip period and to supply each multiplication coefficient (tap coefficient) corresponding thereto to the multipliers 51-55.
チップ周期の後半で、６〜１０段目のチップデータを選択させ、それに対応する各乗算係数（タップ係数）を供給する。 - 特許庁 - When the chip select signal is not set as "1", a writing instruction is prevented from being transmitted from the interface control IC.
チップセレクト信号が「１」に設定されていなければ、インターフェースコントロールＩＣからＥＥＰＲＯＭに書き込み命令が発信されないようにする。 - 特許庁 - This semiconductor integrated circuit comprises a switching means for selectively switching whether a chip select signal is outputted or not from an address decoder 10 to a circuit part 11.
アドレスデコーダ１０から回路部１１にチップセレクト信号を出力するか否かを選択切換する切換手段を備える構成とした。 - 特許庁 - To enable selection of an expansion device with an SDRAM interface for an appropriate period based on a chip select signal output from an SDRAM controller.
ＳＤＲＡＭコントローラから出力されるチップセレクト信号に基づいて、ＳＤＲＡＭインタフェースを備えた増設デバイスを適切な期間だけ選択できるようにする。 - 特許庁 - The input buffer activating circuit 13 outputs a power-down signal PWDNB which becomes high in synchronization with the falling of the internal chip select signal ICSB.
入力バッファ活性化回路１３は内部チップセレクト信号ＩＣＳＢの立下りに同期してハイになるパワーダウン信号ＰＷＤＮＢを出力する。 - 特許庁 - By controlling the chip select signals in the first test wires, semiconductor chip operation is controlled by the column, and an operating mode is set for each of the semiconductor chips aligned in the X-direction.
第１のテスト配線のチップセレクト信号を制御することにより、各列単位で半導体チップの動作を制御することができ、またＸ方向に整列する半導体チップ単位でその動作モードを設定することができる。 - 特許庁 - The memory chip packaged in the package is tested with the internal test pattern (the first test mode) generated in the logic chip or the external test pattern (the second test mode) supplied from the outside according to the mode select signal.
パッケージに実装されたメモリチップは、モード選択信号に応じて、ロジックチップ内で発生する内部試験パターン（第１試験モード）または外部から供給される外部試験パターン（第２試験モード）を使用して試験される。 - 特許庁 - Before a data processing circuit 202 terminates occupation of the semiconductor storage circuit 201 stops output of a clock enable signal and a chip-select signal, the data processing circuit 202 to start occupation of the semiconductor storage circuit 201 starts output of the clock-enabled signal and the chip-select signal in the same state.
半導体記憶回路２０１の占有を終了するデータ処理回路２０２がクロックイネーブル信号およびチップセレクト信号の出力を停止させる以前に、半導体記憶回路２０１の占有を開始するデータ処理回路２０２がクロックイネーブル信号およびチップセレクト信号の出力を同一状態で各々開始する。 - 特許庁 - To provide an IC medium which enables a user to easily select information desired to be used while mounting a plurality of pieces of notification information on one IC chip.
１つのＩＣチップに複数の通知情報を搭載しながら、利用者が、自らが利用したい情報を容易に選択することが可能なＩＣ媒体を提供する。 - 特許庁 - The active matrix substrate has a substrate and first and second CS (chip select) trunk lines mounted on the substrate in such a way that the lines adjoin at intervals.
アクティブマトリクス基板は、基板と、基板上において、互いに間隔を開け、かつ、隣接するように設けられた第１のＣＳ幹ラインおよび第２のＣＳ幹ラインを有する。 - 特許庁 - VDP 81 selects a CGROM (A) 82 or CGROMs 83 and 84 for validifying the reading of the data by the chip select (2) signal based on a control signal.
ＶＤＰ８１が制御信号にもとづいてチップセレクト（２）信号でデータの読み出しを有効とするＣＧＲＯＭ（Ａ）８２またはＣＧＲＯＭ８３，８４を選択する。 - 特許庁 - The IC device 12a is exclusively used from the other IC devices because a chip select signal is sent via this wiring pattern 46 and the expanded terminal 42.
前記ＩＣデバイス１２ａは、この配線パターン４６と前記増設端子４２とを介してチップセレクト信号を送られることにより他のＩＣデバイスとは排他的に使用される。 - 特許庁 - Data communication between a CPU and an interface control IC is performed by a serial clock signal, a serial data input/output signal, a write protect signal, and a chip select signal.
ＣＰＵとインターフェースコントロールＩＣとのデータ通信は、シリアルクロック信号とシリアルデータ入力／出力信号とライトプロテクト信号とチップセレクト信号とによって行われる。 - 特許庁 - It is a method to select a non-defective target chip 2 from a wafer 1 on which chips 2 subjected to pickup and chips 3 not subjected to pickup are provided.
ピックアップ対象である対象チップ２と、ピックアップ対象でない非対象チップ３とを備えたウエハ１から、良品の対象チップ２をピックアップする方法である。 - 特許庁 - The interface controller IC2 sets logical values of the write protect signal WC9 and the chip select signal SCS10 to "1".
表示装置内でデータ送受信が行われている期間中、インターフェースコントロールＩＣ２は、ライトプロテクト信号ＷＣ９とチップセレクト信号ＳＣＳ１０の論理値を「１」に設定する。 - 特許庁 - The VDP 81 outputs the address signal to the CGROMs 82-84 and reads out the image data from one CGROM selected by the chip select (1) or (2) signal.
ＶＤＰ８１は、アドレス信号をＣＧＲＯＭ８２〜８４に出力して、チップセレクト（１）（２）信号で選択された一のＣＧＲＯＭから画像データの読み出しを行う。 - 特許庁 - The respective CPUs 11 and 12 and the EEPROM 13 respectively share a chip select line 16, a clock line 17 and an SCI line 18 and are connected to each other through the respective lines.
各ＣＰＵ１１，１２とＥＥＰＲＯＭ１３は、チップセレクトライン１６、クロックライン１７、ＳＣＩライン１８をそれぞれ共有し、各ラインを介して相互に接続されている。 - 特許庁 - At the wiring region part 44, a wiring pattern 46 to connect the terminal 40a for the device corresponding to the chip select terminal and the extension terminal 42 is installed.
前記配線領域部４４には、前記チップセレクト端子に対応するデバイス用端子４０ａと前記増設端子４２とを接続する配線パターン４６が設けられている。 - 特許庁 - A semiconductor integrated circuit includes a clock signal generation circuit to which a first clock signal CLK and a chip select signal output based on an address are each input and which generates a first-clock-signal-based second clock signal RAMCLK after the lapse of a predetermined time from the input of the chip select signal.
第１クロック信号ＣＬＫと、アドレスに基づいて出力されたチップセレクト信号がそれぞれ入力されるクロック信号発生回路であって、前記チップセレクト信号が入力されてから所定時間経過の後に前記第１クロック信号に基づく第２クロック信号ＲＡＭＣＬＫを発生させるクロック信号生成回路を備える。 - 特許庁 - The internal memory of the nature sound semiconductor ROM chip is divided into about 6 sections, the listener can externally select any of the sections by using pushbutton switches S1-S6 and the chip inside is configured so that various different nature sounds can respectively be endless for the listening operation.
環境音半導体ＲＯＭチップは内部メモリーを６分割程度のセクションに分けて外部から押しボタンスイッチＳ１〜Ｓ６で選択できるようにして各種の異なった環境音がそれぞれエンドレス動作になるようにチップ内部を構成した。 - 特許庁 - The memory control circuit includes: a plurality of chip selects controlling the plurality of memory devices; and a power saving control means transferring the memory device to a power saving mode of a different power saving level according to a command stored in a queue buffer in each chip select.
メモリ制御回路は、複数のメモリデバイスを制御する複数のチップセレクトと、メモリデバイスをチップセレクトごとに、キューバッファに保存されているコマンドに応じて異なる省電力レベルの省電力モードに移行させる省電力制御手段と、を有する。 - 特許庁 - A chip select generating circuit 4 generates a PROM select signal 7 by combining sum check diagnostic signals 13-14 and error signals 15-16 under the WDT monitor of the PROM to be outputted by the diagnosing circuit 10 with outside switching signals 11-12.
チップセレクト生成回路４は、診断回路１０が出力するＰＲＯＭのサムチェック診断信号１３〜１４，ＷＤＴ監視によるエラー信号１５〜１６と、外部切替信号１１〜１２の組合わせにより、ＰＲＯＭセレクト信号７を生成する。 - 特許庁 - The integrated circuit memory allows a user to enter a test mode and select a specific location to force a known failure to an arbitrary memory chip to determine whether the failure is fully functional or partially functional.
テストモードに入り、完全に機能的なものかまたはただの一部機能的なものかどうか、既知のエラーを任意のメモリチップに強制するよう特定の位置を選択することを可能にする。 - 特許庁 - A first clock generation circuit creates a first internal clock signal in a clock cycle to which the chip select signal is supplied, and its following clock cycle by synchronizing with an outer clock signal.
第１クロック発生回路は、チップセレクト信号が供給されたクロックサイクルおよびその次のクロックサイクルに、外部クロック信号に同期して第１内部クロック信号を生成する。 - 特許庁 - To provide a synchronous semiconductor device, the power consumption of which is reducible without causing stoppage of an input buffer operation or an internal clock, in response to deactivation of a chip select signal.
チップセレクト信号の非活性化に応答して、入力バッファの動作や内部クロックを停止させることなく消費電力を低減可能な同期式半導体装置を提供する。 - 特許庁 - Depending on the mode switch signal 58 from the CPU 10, the nCE-nCS switching circuit 57 transmits a card enable signal nCE[2:1] or a chip select signal nCS [1:0] to the bus switch 54.
ｎＣＥ−ｎＣＳ切替回路57は、ＣＰＵ10からのモード切替え信号58により、カードイネーブル信号ｎＣＥ［２：１］またはチップセレクト信号ｎＣＳ［１：０］をバススイッチ54へ送出する。 - 特許庁 - The retiming means changes the assertion timing and negation timing of the chip select signal in relation to the transfer clock signal according to the setting content of the timing setting means.
タイミング変更手段は、上記タイミング設定手段の設定内容に基づいて、チップセレクト信号のアサートタイミング及びネゲートタイミングを上記転送用クロック信号との関係で変更する。 - 特許庁 - The switch control unit 30 turns off the switching devices of the input buffer BUFI and the output buffer BUFO based on the chip select signals SEL while the other circuits get access to the memory.
スイッチ制御部３０は、チップセレクト信号ＳＥＬにもとづき、他の回路がメモリにアクセスする間、各入力バッファＢＵＦＩならびに出力バッファＢＵＦＯのスイッチ素子をオフする。 - 特許庁 - The vehicle is provided with, on a vehicle 1 of self traveling type, means 8, 19 to select an empty can from a recovered material, a means 16 to crush the selected empty can by the selection means 8, 19 and a means 17 to select a crushed chip obtained by the crushing means 16 based on its material property.
自走式の車両１上に、回収物より空缶を選別する手段８、１９と、該選別手段８、１９により選別された空缶を破砕する手段１６と、該破砕手段１６により得られた破砕チップをその材質によって選別する手段１７とを備える。 - 特許庁 - The control part 11 mediates access to the register 12 by a CPU 20 when chip select signal CS is asserted and address signal designates an address of a non-open area 42, and mediates access to an image memory 40 by the CPU 20 when the chip select signal CS is asserted and the address signal designates an address of an open area 41.
制御部１１は、チップセレクト信号ＣＳがアサートされており、かつ、アドレス信号が非開放領域４２のアドレスを指定するものである場合には、ＣＰＵ２０によるレジスタ１２へのアクセスの仲介を行い、チップセレクト信号ＣＳがアサートされており、かつ、アドレス信号が開放領域４１のアドレスを指定するものである場合には、ＣＰＵ２０による画像メモリ４０へのアクセスを仲介する。 - 特許庁 - To provide a semiconductor chip being mounted in layers on a substrate and a semiconductor integrated circuit device comprising it in which a specific chip can be selected by an external chip select signal even if the semiconductor chips are laid in a plurality of layers in the same wiring pattern.
本発明は、基板上に積層されて実装される半導体チップ及びそれを用いた半導体集積回路装置に関し、同一の配線パターンで複数積層されても、外部からのチップ選択信号で所定のチップ選択が可能になる半導体チップ及びそれを用いた半導体集積回路装置を提供することを目的とする。 - 特許庁 - An R bit displaying that a physical address corresponding to a virtual address to be accessed indicates an SRAM mounted on a chip is provided in an entry provided on the TLB circuit for carrying out translation from a virtual address to a physical address at high speed, and the R bit acts as a chip select signal to the SRAM mounted on the chip.
仮想アドレスから物理アドレスへの変換を高速で行なうためのＴＬＢ回路に備えられたエントリ中に、アクセスする仮想アドレスに対応する物理アドレスがチップ上に実装されたＳＲＡＭを指していることを表示するＲビットを設け、Ｒビットがチップ上に実装されたＳＲＡＭへのチップセレクト信号として作用するようにする。 - 特許庁 - To solve the following problem: when a clock signal becomes a high frequency, a setup time cannot be secured among the clock signal CLK, a chip select signal CS that is a control signal, a read/write signal nRW and a byte write signal EN.
クロック信号が高周波数になると、クロック信号ＣＬＫと、制御信号であるチップセレクト信号ＣＳ、リードライト信号ｎＲＷ及びバイトライト信号ENとの間のセットアップ時間が確保できない。 - 特許庁 - Also, when timing at which refreshing is to be started arrives, making a timer as trigger, the internal chip select-signal CSI is made an H level, and ground is supplied to the internal voltage drop circuit 3 and the boosting circuit 4.
また、タイマーをトリガーとしてリフレッシュが起動されるべきタイミングが到来すると、内部チップセレクト信号ＣＳＩをＨレベルとし、内部降圧回路３およびブースト回路４にグランドを供給する。 - 特許庁 - A writing control circuit generates a select signal for expanding a pulse width of a light-emitting signal based on a difference between the pulse width of the light-emitting signal and a lighting pulse width of a laser chip 100.
書込制御回路は、発光信号におけるパルス幅とレーザチップ１００の点灯パルス幅との差に基づいて、発光信号におけるパルス幅を拡張するためのセレクト信号を生成する。 - 特許庁 - A test mode recognition circuit section 13 detects a continuity test mode based on a column address strobe signal/CAS, a chip-select signal/CS, and a clock enable-signal CKE, and outputs a test mode detecting signal ϕ1.
テストモード認識回路部１３はコラムアドレスストローブ信号/CAS，チップセレクト信号/CS及びクロックイネーブル信号CKEに基づいて導通試験のモードを検出しテストモード検出信号φ1を出力する。 - 特許庁 - The multiplex command is supplied as a common command to each SDRAM and only chip select signals are controlled for the individual SDRAMs to implement continuous access to the plurality of SDRAMs.
多重後のコマンドを共通のコマンドとして各ＳＤＲＡＭに供給し、チップセレクト信号のみＳＤＲＡＭ毎に別々に制御することにより、複数のＳＤＲＡＭに対して連続したアクセスを実現する。 - 特許庁 - To provide an integrated circuit device capable of accepting access to a built-in register from a host device without receiving a plurality of chip select signals and performing mediation between the host device and a memory.
複数のチップセレクト信号を受け取ることなく、上位装置から内蔵のレジスタへのアクセスを受け付け、かつ、上位装置とメモリとの仲介を行うことができる集積回路装置を提供する。 - 特許庁 - To use asynchronous reset (or set) so as to be able to perform initialization even though a clock is not supplied in the case an IC circuit described in an HDL(hardware description language) controls a chip select signal of a ROM, etc.
ＨＤＬにより記述されたＩＣ回路がＲＯＭ等のチップセレクト信号を制御する場合、クロックが供給されていなくても初期化できるように非同期リセット（又はセット）を使用する。 - 特許庁 - In dependence on an asserted chip select signal line, a communication protocol, such as a baud rate, clock logic and a clock phase, is switched to enable communication using an optimum communication protocol for each device.
この際、アサートするチップセレクト信号線に対応させ、ボーレート、クロック論理、クロック位相などの通信プロトコルを切り替えることで、個々のデバイスに最適な通信プロトコルを用いて通信することが出来る。 - 特許庁 - Therefore, the clock-enabled signal and the chip-select signal which are externally input to the semiconductor storage circuit 201 are not left in an indefinite state, preventing malfunction of the semiconductor storage circuit 201.
このため、半導体記憶回路２０２に外部入力されるクロックイネーブル信号およびチップセレクト信号が不定状態となることがなく、半導体記憶回路２０２に誤動作が発生しない。 - 特許庁
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