「DDR」を含む例文一覧(182)
1 2 3 4 次へ＞- DDR MEMORY CONTROLLER
ＤＤＲメモリコントローラ - 特許庁 - To avoid the competition of DDR (Double Data Rate) commands between a plurality of DDR command columns by a simple circuit configuration.
単純な回路構成によって複数のDDRコマンド列間におけるDDRコマンド同士が競合するのを回避する。 - 特許庁 - ... why the logical progression of it points directly towards DDR Ram implementation
この（RAMにおける）ロジックの進歩が直接にDDR RAMの実装に向かう理由... - コンピューター用語辞典 - PSEUDO DDR MEMORY INTERFACE CIRCUIT
擬似ＤＤＲメモリインタフェース回路 - 特許庁 - To provide a method and circuit for sampling data in a DDR (double data rate) system memory.
DDR方式メモリのデータサンプリング方法及びその回路を提供する。 - 特許庁 - DDR-SDRAM INTERFACE CIRCUIT
ＤＤＲ−ＳＤＲＡＭインターフェース回路 - 特許庁 - METHOD FOR MANUFACTURING DDR TYPE ZEOLITE
ＤＤＲ型ゼオライトの製造方法 - 特許庁 - METHOD FOR MANUFACTURING DDR TYPE ZEOLITE MEMBRANE
ＤＤＲ型ゼオライト膜の製造方法 - 特許庁 - DDR MEMORY CONTROLLER AND SEMICONDUCTOR DEVICE
ＤＤＲメモリコントローラ及び半導体装置 - 特許庁 - Like regular SDRAM, DDR DRAM transfers its commands and addresses on the rising edge of the clock, but ...
通常のSDRAMと同様DDR DRAMはそのコマンドとアドレスをクロックの立ち上がり端で転送するが、... - コンピューター用語辞典 - DATA WRITING CIRCUIT TO DDR-SDRAM
ＤＤＲ−ＳＤＲＡＭへのデータ書き込み回路 - 特許庁 - METHOD FOR PRODUCING DDR TYPE ZEOLITE MEMBRANE-CONTAINING BODY
ＤＤＲ型ゼオライト膜配設体の製造方法 - 特許庁 - DDR MEMORY SYSTEM PROVIDED WITH ODT CONTROL FUNCTION
ＯＤＴ制御機能を備えたＤＤＲメモリシステム - 特許庁 - DDR MEMORY SYSTEM WITH ODT CONTROL FUNCTION
ＯＤＴ制御機能を備えたＤＤＲメモリシステム - 特許庁 - DATA SCAN SYSTEM USING DDR AND METHOD THEREOF
ＤＤＲを用いたデータのスキャンシステムおよびその方法 - 特許庁 - To provide a power supply voltage generation circuit suitable for a double data rate(DDR) type DRAM (DDR-DRAM).
ダブル・データ・レート（ＤＤＲ）型のＤＲＡＭ（ＤＤＲ−ＤＲＡＭ）に好適な電源電圧発生回路を提供する。 - 特許庁 - DDR SDRAM (double data rate SDRAM) is synchronous dynamic RAM that can theoretically improve memory clock speed to at least 200 MHz.
DDR SDRAM（倍データレートSDRAM）は同期式動的RAMであり、メモリのクロック速度を理論的には少なくとも200 MHzまで改良できる。 - コンピューター用語辞典 - DDR TYPE ZEOLITE MEMBRANE COMPOSITE AND ITS PRODUCTION METHOD
ＤＤＲ型ゼオライト膜複合体及びその製造方法 - 特許庁 - To provide a method for manufacturing DDR (deca-dodecasil-3R) type zeolite wherein the DDR type zeolite is simply formed in a short time.
簡便に、かつ、短時間でＤＤＲ型ゼオライトを形成し得るＤＤＲ型ゼオライトの製造方法を提供する。 - 特許庁 - A DDR memory 20, and a memory controller 10 which controls the DDR memory 20 are mounted on a wiring board 1.
配線基板１には、ＤＤＲメモリ２０、及び該ＤＤＲメモリ２０を制御するメモリコントローラ１０が実装されている。 - 特許庁 - DDR TYPE ZEOLITE MEMBRANE, GAS SEPARATING METHOD AND GAS SEPARATING APPARATUS
ＤＤＲ型ゼオライト膜、ガス分離方法及びガス分離装置 - 特許庁 - To provide a DDR SRAM which applies both systems of a two bits pre-fetch system and a wave pipeline system and can output data at high speed.
２ビットプリフェッチ方式とウェーブパイプライン方式の両方式を適用した高速データ出力可能なDDR SDRAMを提供する。 - 特許庁 - To provide a method for producing a DDR type zeolite membrane-containing body wherein crack occurrence in the DDR type zeolite membrane and remaining of 1-adamantaneamine in the DDR type zeolite membrane are reduced.
ＤＤＲ型ゼオライト膜でのクラック発生が低減され、ＤＤＲ型ゼオライト膜内での１−アダマンタンアミンの残存が低減されているＤＤＲ型ゼオライト膜配設体の製造方法を提供する。 - 特許庁 - Thus, the data rate twice as high as the equivalent rate of the DDR is ensured.
これにより２倍のデータレート（ＤＤＲ同等）が保証される。 - 特許庁 - DATA OUTPUT CIRCUIT FOR SDR/DDR SEMICONDUCTOR MEMORY DEVICE
ＳＤＲ／ＤＤＲ兼用半導体メモリ装置のデータ出力回路 - 特許庁 - The 8-bit DDR-SDRAM is mounted as it is on an SO-DIMM in which wiring is formed for the 16-bit DDR-SDRAM.
８ビットＤＤＲ−ＳＤＲＡＭを、１６ビットＤＤＲ−ＳＤＲＡＭ用に配線を形成したＳＯ−ＤＩＭＭにそのまま搭載する。 - 特許庁 - CIRCUIT AND METHOD FOR DATA CLOCK WAITING TIME COMPENSATION FOR DDR TIMING
ＤＤＲタイミングのためのデ—タクロック待ち時間補償回路及び方法 - 特許庁 - SUPPRESSING POWER SUPPLY NOISE USING DATA SCRAMBLING IN DDR DOUBLE DATA RATE MEMORY SYSTEM
ＤＤＲメモリーシステムにおいてデータの攪拌を用いる電源雑音の低減 - 特許庁 - DDR-SDRAM INTERFACE CIRCUIT, AND ITS TESTING METHOD AND SYSTEM
ＤＤＲ−ＳＤＲＡＭインターフェース回路、その試験方法、およびその試験システム - 特許庁 - To realize a test mode entry method using key entry by continuous test mode cycle used in a conventional SDRAM/DDR-SDRAM, in a FCRAM command system.
FCRAM のコマンド体系において、従来のSDRAM/DDR-SDRAM で使用されている連続したテストモードサイクルによるキーエントリを使用したテストモードエントリ方法を実現する。 - 特許庁 - The electronic equipment device 1 includes: a DDR memory 2; a control IC 3 for controlling the writing/reading of data to the DDR memory 2; and a voltage output circuit 4 for setting a reference Vref-ddr in the DDR memory 2 and a reference voltage Vref-ic in the controller IC 3.
電子機器装置１は、ＤＤＲメモリ２と、ＤＤＲメモリ２に対するデータの書込み／読出しを制御するコントロールＩＣ３と、ＤＤＲメモリ２における基準電圧Ｖｒｅｆ−ｄｄｒ及びコントロールＩＣ３における基準電圧Ｖｒｅｆ−ｉｃを設定する電圧出力回路４とを備える。 - 特許庁 - In order to share the I/O pins when using a number of the DDR-SDRAM chips, the read/write sequence for the all DDR-SDRAM chips follows the same command and address.
多くのＤＤＲ−ＳＤＲＡＭチップを使用する時、Ｉ／Ｏピンをシェアするため、全ＤＤＲ−ＳＤＲＡＭチップの読み取り／書き込み順序は同じ指示とアドレスに従う。 - 特許庁 - The basic test speed is 500 MHz, but this speed can be increased to up to 1 GHz in Double Data Rate Mode (DDR Mode), for at-speed testing of today's faster memory devices.
基本的な試験速度は500MHzであるが, 今日のより速い記憶デバイスの速度指向試験用には, DDR(倍速)モードでこの速度を1GHzまで増大させることができる. - コンピューター用語辞典 - To realize a semiconductor chip whose density can be increased by reducing the area of an output circuit on a common chip for an SDRAM for DDR-1 and an SDRAM for DDR-2.
ＤＤＲ−１用ＳＤＲＡＭとＤＤＲ−２用ＳＤＲＡＭ用共用チップにおける出力回路の面積を減らし、高密度化な半導体チップを実現する。 - 特許庁 - COMPACT PACKET SWITCHING NODE STORAGE ARCHITECTURE EMPLOYING DDR SDRAM AND METHOD FOR ACCESSING MEMORY
ＤＤＲＳＤＲＡＭを用いた小型パケット交換ノード記憶装置およびメモリへのアクセス方法 - 特許庁 - To provide compatibility between a DDR transfer system and a bus width doubling system.
ＤＤＲ転送方式とバス幅倍増方式の両方に対応できるようにする。 - 特許庁 - This information processing circuit is provided with a memory control LSI 1 and a DDR-SDRAM 2.
情報処理回路は、メモリ制御ＬＳＩ１とＤＤＲ−ＳＤＲＡＭ２とを備える。 - 特許庁 - ACCESS CONTROL METHOD OF DDR-SDRAM AND IMAGE PROCESSOR USING THE METHOD
ＤＤＲ−ＳＤＲＡＭのアクセス制御方法およびその方法を採用した画像処理装置 - 特許庁 - NONVOLATILE MEMORY DEVICE FOR PERFORMING DDR OPERATION WHEN OUTPUTTING DATA, AND DATA OUTPUT METHOD
データ出力時にＤＤＲ動作を行う不揮発性メモリ装置及びデータ出力方法 - 特許庁 - ACCESS CONTROL METHOD FOR DDR/SDRAM AND IMAGE PROCESSOR ADOPTING SAME METHOD
ＤＤＲ−ＳＤＲＡＭのアクセス制御方法およびその方法を採用した画像処理装置 - 特許庁 - A pin array of data signals of a DDR-SDRAM with a data bus width of 8 bits uses a pin array of a DDR-SDRAM with a data bus width of 16 bits, the pins of the former using the pins of the latter alternately.
データバス幅８ビットのＤＤＲ−ＳＤＲＡＭのデータ信号のピン配列は、データバス幅１６ビットのＤＤＲ−ＳＤＲＡＭのピン配列を、１ピンおきに用いている。 - 特許庁 - The memory controller 200 makes the mobile DDR 310 and the DDR2 (320) operate with timing which conforms to the upper limit-lower operational frequency of the operational frequencies of the mobile DDR 310 and DDR2 (320).
メモリコントローラ２００はモバイルＤＤＲ３１０およびＤＤＲ２（３２０）のうち動作周波数の上限が低い方の動作周波数に合わせたタイミングにより動作させる。 - 特許庁 - There is provided a memory control device being characterized in that data is taken in a memory system holding a DDR-SDRAM as a memory means by a clock different from DQS being the data strobe signal.
DDR-SDRAMを記憶手段として保持するメモリシステムに対し、データストローブ信号であるDQSとは別のクロックにてデータを取り込むことを特徴とするメモリ制御装置が提供される。 - 特許庁 - To provide a DDR synchronous memory device capable of adjusting the impedance of a data output driver.
データ出力ドライバのインピーダンスを調整できるＤＤＲ同期式メモリ装置を提供する。 - 特許庁 - To provide a microcomputer for accessing a double-data-rate (DDR) synchronous DRAM at high speed.
ダブルデータレート（ＤＤＲ）方式のシンクロナスＤＲＡＭを高速アクセス可能なマイクロコンピュータを提供する。 - 特許庁 - To provide a technology for suitably reducing the time on initialization for a DDR-SDRAM.
ＤＤＲ−ＳＤＲＡＭの初期化に要する時間を好適に短縮する技術を提供する。 - 特許庁 - To make high performance and low power consumption compatible by using a memory element of a DDR type.
ＤＤＲタイプのメモリ素子を使用して、高いパフォーマンスと低消費電力化を両立する。 - 特許庁 - Internal interleaved clock signals in a DDR DRAM that are synchronized with an external clock are used.
本発明は、外部クロックと同期したＤＤＲ ＤＲＡＭ内の内部インタリーブクロック信号を用いる。 - 特許庁 - A DDR memory controller 10 includes a clock control circuit 20 and a strobe delay circuit 40.
ＤＤＲメモリコントローラ１０は、クロック制御回路２０とストローブ遅延回路４０とを備える。 - 特許庁 - To provide a microcomputer capable of rapidly accessing a double data rate (DDR) style synchronous DRAM.
ダブルデータレート（ＤＤＲ）方式のシンクロナスＤＲＡＭを高速アクセス可能なマイクロコンピュータを提供する。 - 特許庁
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