To achieve rapid generation of DFGs (data flow graphs) corresponding to access to a memory. メモリのアクセスに対応したDFG(データフローグラフ)を短時間で生成する。 - 特許庁
In the dataflow graph processing method, one or more generated DFGs (dataflow graphs) are divided into a plurality of sub-DFGs in accordance with the number of logic circuits within sets of the reconfigurable circuit (S14). 本発明のデータフローグラフ処理方法は、生成した1以上のDFGを、リコンフィギュラブル回路の集合体内の論理回路の数に応じて複数のサブDFGに分割する(S14)。 - 特許庁
The number of columns of coupled DFGs is set also so as to be equal to or smaller than the number of logic circuits per stage of the reconfigurable circuit. 結合DFGの列数も、リコンフィギュラブル回路の1段あたりの論理回路の個数以下となるように設定される。 - 特許庁
A DFG processing part comprises: a DFG dividing part for generating multiple sub-DFGs by dividing an original DFG that is not corresponding to access to a data memory part; and a DFG combining part for generating a combined DFG corresponding to access to the data memory part by appropriately arranging and combining multiple DFGs. DFG処理部は、データメモリ部へのアクセスに対応していない原DFGを分割することによって複数のサブDFGを生成するDFG分割部と、複数のDFGを適切に配置結合することによってデータメモリ部へのアクセスに対応した結合DFGを生成するDFG結合部を有する。 - 特許庁
In the case that the reconfigurable circuit has a multi-stage connection structure, the number of columns of sub-DFGs is set as to be equal to or smaller than the number of logic circuits per stage of the reconfigurable circuit. リコンフィギュラブル回路が多段接続構造を有する場合、サブDFGの列数は、リコンフィギュラブル回路の1段あたりの論理回路の個数以下となるように設定される。 - 特許庁