「DP-RAM」を含む例文一覧(10)
- A coefficient address generating section 202 receiving an orthogonal base-band signal 201 calculates an address of a DP RAM(dual port RAM) 203, and the address is fed to the DP RAM 203 as an address of a compensation coefficient table.
直交ベースバンド信号２０１から係数アドレス生成部２０２にてＤＰＲＡＭ２０３へのアドレスが計算され、そのアドレスは補償係数テーブルのアドレスとしてＤＰＲＡＭ２０３へ送られる。 - 特許庁 - A parameter list is transferred between a PC unit and a video processing unit VPU through a dual port DP RAM.
ＰＣユニット１とＶＰＵ２との間でＤＰＲＡＭ４１を通してパラメータリストの転送を行う。 - 特許庁 - A DP (data processing)-RAM 2 is provided as a data write region from a CPU 1, when writing from the CPU 1 is detected by a control circuit 4 monitoring accesses to the DP-RAM 2, a data transfer part 4c transfers data automatically to a non-volatile memory 3.
ＣＰＵ１からのデータ書き込み領域としてＤＰ−ＲＡＭ２を設け、そこに対するアクセスを監視する制御回路４にてＣＰＵ１からの書き込みを検知した場合、データ転送部４ｃにて自動的に不揮発性メモリ３にデータ転送を行なう。 - 特許庁 - In the set modes, various processing such as reproduction and editing of the demo music data DS and DP loaded in the RAM 2 can be carried out.
この設定状態では、ＲＡＭ２にロードされたデモ音楽データＤＳ，ＤＰについて、再生や編集などの種々の処理を行うことができる。 - 特許庁 - The DP RAM 203 outputs update compensation coefficient data 206, corresponding to the address and its output is given to an adder circuit 204.
このアドレスに対応する更新補償係数データ２０６がＤＰＲＡＭ２０３から出力され、その出力は加算回路２０４へ入力される。 - 特許庁 - Even though the DSP 3 can not perform memory check of the DP-RAM 2 from the DSP 3 side before downloading the program from the CPU 1 because the DSP 3 is in a wait state in which the DSP 3 has not read the program yet, the DSP 3 can perform memory check from the DSP 3 side of the DP-RAM 2 by the FPGA 10.
ＤＳＰ３は、ＣＰＵ１からプログラムがダウンロードされる前は、未だプログラムを読み込んでいないＷＡＩＴ状態であるので、ＤＳＰ３側からＤＰ−ＲＡＭ２のメモリ・チェックを行うことができないが、ＦＰＧＡ１０によってＤＰ−ＲＡＭ２のＤＳＰ３側からメモリ・チェックを行うことができる。 - 特許庁 - The adder circuit 204 sums the output of the DP RAM 203 and the orthogonal base-band signal 201, and the sum is outputted as data 205 after nonlinear distortion correction.
加算回路２０４ではＤＰＲＡＭ２０３の出力と直交ベースバンド信号２０１とが加算され、非線形歪み補正後データ２０５として出力される。 - 特許庁 - When a demo mode is specified by a user's switch operation, the demo music data DS and DP are loaded from the ROM 3 to the RAM 2 and the mode is set to states wherein reproduction processing of the demo music data DS and DP etc., can be performed (a song mode and a pattern mode in the demo mode).
ユーザのスイッチ操作に応じて、デモモードが指定されると、デモ音楽データＤＳ，ＤＰがＲＯＭ３からＲＡＭ２にロードされ、さらに、当該デモ音楽データＤＳ，ＤＰの再生処理等が可能な状態（デモモード下におけるソングモード及びパターンモード）に設定される。 - 特許庁 - When the power of the body of the apparatus is turned on, before enabling RESET to the CPU 1, the control circuit 4 reads out the data from the non-volatile memory 3 and develops the data on the DP-RAM 2.
また、装置本体の電源投入時にはＣＰＵ１へのＲＥＳＥＴを発効する前に、不揮発性メモリ３からＤＰ−ＲＡＭ２上にデータを読み出し展開する。 - 特許庁 - When the power is supplied to a device system, an FPGA 10 is started together with a CPU 1 and automatically performs memory check of a DP-RAM 2 from a DSP 3 side according to a predetermined program.
機器システムの電源が入れられると、ＣＰＵ１とともにＦＰＧＡ１０も立ち上がり、ＦＰＧＡ１０は、予め定められたプログラムに従って、自動的にＤＳＰ３側からＤＰ−ＲＡＭ２のメモリ・チェックを行う。 - 特許庁
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