「Decoder」を含む例文一覧(7054)
＜前へ 1 2 .... 97 98 99 100 101 102 103 104 105 .... 141 142 次へ＞- METHOD AND DEVICE FOR CONVERTING COMPRESSED HD VIDEO OF FURTHER HIGH PICTURE RATE TO COMPRESSED VIDEO OF FURTHER LOW PICTURE RATE CAPABLE OF RESPONDING TO DECODING BY LEGACY HD VIDEO DECODER USING H.264 SPECIFICATION
より高いピクチャレートの圧縮ＨＤ映像を、Ｈ．２６４規格を用いるレガシーＨＤ映像デコーダでの復号に対応可能な、より低いピクチャレートの圧縮映像に変換する方法および装置 - 特許庁 - In this example of a decoder, a lost data packet is reproduced by decoding one or multiple following (normally received) data packets including the 'check sums' added as mentioned above.
本発明の復号器実施例によると、消失データパケットは、こうして付加された“検査 合計”データを含む一つあるいは複数の後続の（正常に受信された）データパケットの復 号に基づいて再生される。 - 特許庁 - Thus, processing quantity is more efficiently reduced than at the time of carrying out the decoding processing of a convolutional code signal only by using the Viterbi decoder 1031, and to reduce power consumption in the decoding processing.
これにより、ビダビ復号器１０３１のみを用いて畳み込み符号信号の復号処理を行う場合よりも処理量の軽減が図れ、復号処理における消費電力を削減することができる。 - 特許庁 - The sampling clock signal s2 is quantized by an A/D converter 25 on the basis of the sampling clock signal d3, is subsequently subjected to maximum likelihood decoding by a decoder 31 and outputted as reproduced data.
等化信号ｓ２は、サンプリングクロック信号ｄ３に基づいて、Ａ／Ｄ変換器２５によって量子化された後、復号器３１によって最尤復号されて再生データとして出力される。 - 特許庁 - When a channel setting section 10 designates the channel number CH, a decoder 30 interprets the values of the bits b1 to b0 read from the table 20 and the result is given to a selector 40 as a selection signal.
チャネル設定部１０からチャネル番号ＣＨが指定されると、テーブル２０から読み出されたビットｂ１〜ｂ０の値がデコーダ３０で解読され、セレクタ４０に選択信号として与えられる。 - 特許庁 - The interleaver 100 in an element decoder is provided with a plurality of storage circuits 407 for storing data and further includes an odd length delay compensating circuit 402 for compensating odd length delays.
要素復号器におけるインターリーバ１００は、データを記憶する複数の記憶回路４０７を備えるとともに、奇数長遅延を補償するために設けられる奇数長遅延補償回路４０２を備える。 - 特許庁 - The N pieces of the same ring resonators of a cavity length L and a ring resonator of a cavity length N×L are prepared, one or more of them is arranged to the encoder 16, and the residue is arranged to the decoder 32.
同じ共振器長ＬのＮ個のリング共振器と、共振器長Ｎ×Ｌのリング共振器を用意し、その内の１以上を、エンコーダ１６に配置し、残りをデコーダ３２に配置する。 - 特許庁 - To realize index print at a high speed and low cost and without increasing the number of parts by eliminating the necessity of equipping a decoder with a high-speed processing function and an image memory with large capacity.
高速処理機能を持つデコーダや大容量の画像メモリを搭載することを不要とし、インデックスプリントを高速に且つ部品点数を増加させること無く低コストで実現することを可能とする。 - 特許庁 - The facsimile equipment 1 recognizes the frequency that the signal amplifier 14 detects and the voltage-frequency converting circuit 15 converts by the tone decoder 4 and detects the 1,300 Hz signal of the facsimile network.
ファクシミリ装置１は、信号増幅器１４が検出して電圧周波数変換回路１５の変換した周波数をトーンデコーダ４で認識し、ファクシミリ網の１３００Ｈｚの信号を検出している。 - 特許庁 - During read operation, a NAND type flash memory 100 makes a p type semiconductor substrate Psub of a block 1a made unselected by a row decoder 2 into grounding potential VSS.
ＮＡＮＤ型フラッシュメモリ１００は、読み出し動作時に、ＮＡＮＤ型フラッシュメモリ１００は、ロウデコーダ２により非選択とされたブロック１ａのｐ型半導体基板Ｐｓｕｂを接地電位ＶＳＳにする。 - 特許庁 - Thus, the MPEG decoder 8 decodes continuously only the video/audio data related to the program, and the natural video hardly making conspicuous the skip of the CM is screen-displayed.
これにより、ＭＰＥＧデコーダ８では、番組に関する映像・音声データのみを連続的にデコードすることになり、ＣＭをスキップしたことをほとんど感じさせない自然な映像が画面表示される。 - 特許庁 - The load impedance control signal LC is fed to a gate of a pMOS TR 41 being a load of nMOS TRs 42, 43 being components of a NAND logic circuit in a main decoder circuit 4.
メインデコーダ回路４内でナンド（ＮＡＮＤ）論理回路を構成するｎＭＯＳトランジスタ４２，４３の負荷となるｐＭＯＳトランジスタ４１のゲートに負荷インピーダンス制御信号ＬＣを供給する。 - 特許庁 - The slice decoder control circuit shares decode processing to the 1st-3rd slide decoders on the basis of the reception of a signal denoting the end of decode processing received from the 1st-3rd slide decoders.
スライスデコーダ制御回路は、第１乃至第３のスライスデコーダから入力されるデコード処理の完了を示す信号の入力に基づいて、第１乃至第３のスライスデコーダにデコード処理を振り分ける。 - 特許庁 - To provide a motion picture decoder and a decoding method capable of enhancing reproduction image quality by a simple concealment processing (repair processing) when an error mixes with the frame of a motion picture.
動画像のフレームにエラーが混入した場合、簡易的なコンシールメント処理（修復処理）により、再生画質を向上することができる動画像復号装置及び動画像復号方法を提供する。 - 特許庁 - When an image signal decoded from the image/voice decoder 14 is received, an average value calculator 31 calculates the average color of the target frame responding to a set period N (step ST11).
平均値算出部３１は、映像・音声復号部１４から復号化された映像信号を受信すると、設定時間Ｎに応じて、対象となるフレームの平均色を算出する（ステップＳＴ１１）。 - 特許庁 - To normally decode and reproduce an encoded stream by a decoder even in the case of deviation from an encoder-side intended timing, of a transmission timing of a time reference value in the encoded stream.
符号化ストリーム中の時刻基準参照値の伝送タイミングが符号化器側の意図したタイミングとずれていた場合にも、その符号化ストリームを復号器で正常に復号して再生できるようにする。 - 特許庁 - A semiconductor module 205 includes a decoder LSI 51, RAMs 52, 53, a die pad 215, a silicon substrate 210, first to fourth insulating layers 211-214, a lead wire 229, a mold part 230 and power supply pads 220, 221.
半導体モジュール２０５は、デコーダＬＳＩ５１、ＲＡＭ５２，５３、ダイパッド２１５、シリコン基板２１０、第１〜第４の絶縁層２１１〜２１４、リード線２２９、モールド部２３０および電源パッド２２０，２２１を含む。 - 特許庁 - To minimize the entire circuit scale of the trellis decoder by minimizing the number of bits of an input signal to a delay circuit, so as to reduce the number of components of the delay circuit as much as possible.
トレリスデコーダにおいて、遅延回路への入力ビット数をできるだけ減らすことにより遅延回路の素子数をできるだけ少なくし、それによって全体の回路規模ができるだけ小さくすること。 - 特許庁 - A DEM decoder 10 outputs the time-series digital signals DP(k) (k =0 to M-1) and DN(k) (k =0 to M-1) having a density of "1" or "0" conforming to input digital signals Din.
ＤＥＭデコーダ１０は、入力デジタル信号Ｄｉｎに応じた“１”または“０”の密度を持つ時系列デジタル信号ＤＰ（ｋ）（ｋ＝０〜Ｍ−１）およびＤＮ（ｋ）（ｋ＝０〜Ｍ−１）を出力する。 - 特許庁 - In the case of reproducing a video signal or the like that is digitized, variable length coded and recorded on a recording tape medium, packet data whose error is detected are generated and outputted to a decoder.
テープ記録媒体等に記録されたディジタル化され可変長符号化された映像信号などを再生する時に、エラーを含むパケットデータを削除したパケットデータを生成し、復号器へ出力する。 - 特許庁 - Also, a column address decoder 5 is constituted so that when a standby signal STB is made active, at least one bit line 3 out of plural bit lines 3 is connected to a common data line 2.
また、カラムアドレスデコーダ５は、スタンバイ信号ＳＴＢがアクティブとなると、Ｙセレクタ１により複数本のビット線３のうち少なくとも１本のビット線３をコモンデータ線２に接続するように構成されている。 - 特許庁 - The moving image decoder includes an entropy decoding part 202 creating a decoded image by adding a prediction block to a prediction difference block decoded from the decoding object block, where the synthesized reference block is used as the prediction block.
エントロピー復号部２０２は、合成参照ブロックを予測ブロックとして、予測ブロックと、復号対象ブロックから復号した予測差分ブロックとを加算することにより、復号画像を生成する。 - 特許庁 - Recorded material such as video is transmitted in compressed form to a receiver, which has a buffer for smoothing differences between the data rate received and that consumed by a decoder that follows.
ビデオのような記録されたマテリアルは、受信データレートと続くデコーダによって消費されるデータレートとの間の差異を平滑化するためのバッファを有する受信機に、圧縮形式で伝送される。 - 特許庁 - To provide a picture division coder and a picture division decoder capable of suppressing deterioration in quality among divided images without changing the number of pixels of the divided images in coding while dividing a picture.
画面を分割して符号化する際に、分割画像の画素数を変えずに分割画像間の画質劣化を抑えることが可能な画面分割符号化装置／画面分割復号装置を提供する。 - 特許庁 - An NMOS 54 to be a switching element selected as a decoded result of a decoder 51 is connected between a tap formed on a current path constituted of plural voltage division resistors 53 and a node N1.
その複数の分圧抵抗５３によって構成される電流パスに設けられたタップとノードＮ１との間に、デコーダ５１のデコード結果で選択されるスイッチング素子としてＮＭ０Ｓ５４が接続されている。 - 特許庁 - To provide a game machine which can reduce costs by providing a decoder not on a memory board but on a CPU board while warranting identity with an officially approved board, and to provide a memory board for game machine.
検定を受けた基板との同一性を保証しつつ、デコーダをメモリ基板でなくＣＰＵ基板に設けることによりコストを削減できる遊技機及び遊技機用メモリ基板を提供すること。 - 特許庁 - When target AV data are selected from the list display through an operation of a user applied to an operation section 19, corresponding AV data are read from the HDD 15, and a decoder 18 decodes the AV data, which are reproduced externally.
操作部１９への操作により、一覧表示の中から目的のＡＶデータが選択されると、対応するＡＶデータがＨＤＤ１５から読み出され、デコーダ１８でデコードされ、外部で再生される。 - 特許庁 - The quality measurement unit 14 measures quality information of a transmission data channel, the control information decoder 16 decodes MCS information, and the data detector 17 uses the MCS information to decode the transmission data.
品質測定器１４は伝送データチャネルの品質情報を測定し、制御情報復号器１６はＭＣＳ情報を復号し、データ検出器１７はＭＣＳ情報を用いて伝送データを復号する。 - 特許庁 - A packet data repeating device 101 is configured from a first network interface portion 201, a decoder 202, a protocol conversion portion 203, an encryption portion 204, a second network interface portion 205 and a memory 801.
パケットデータ中継装置１０１は、第一ネットワークＩ／Ｆ部２０１、復号化部２０２、プロトコル変換部２０３、暗号化部２０４、第二ネットワークＩ／Ｆ部２０５、及び記憶部８０１から構成される。 - 特許庁 - A specified correcting device is added after the device and method decode the channel to detect and correct residual errors of the channel surpassing the correction capacity of the decoder of the channel.
本発明は、チャンネルの復号器の訂正容量を超過したチャンネルの残留エラーを検出し訂正するためにチャンネルを復号化した後に特定の訂正装置を追加することを提案する。 - 特許庁 - IO decoder blocks of the present invention have reduced setup times, hold times, and sampling windows relative to soft DDIO blocks, and have a minimal impact on die area.
本発明のＩＯデコーダ・ブロックは、セットアップ時間が短縮され、保持時間が短縮され、ソフトＤＤＩＯブロックに比べてサンプリング・ウィンドウが縮小され、ダイ面積に対する影響が最小となる。 - 特許庁 - The cyclic shift register 110 sequentially circulates the contents of n-sets of register cells r1, r2,..., rn-m, rn-m+1,..., rn-1, rn with fs=(m+n)fc, with respect to fc which is the output frequency of the decoder 101.
巡回型シフトレジスタ１１０は、信号化器１０１の出力周波数ｆ_cに対し、ｆ_s＝(ｍ＋ｎ)ｆ_cでｎ個のレジスタセルｒ_1、ｒ_2、…、ｒ_n-m、ｒ__n-m+1、…、ｒ_n-1、ｒ_nの内容を順次巡回させる。 - 特許庁 - A counter 33 counts outputs from the decoder 32 and outputs a delay signal when the count result reaches the number nc (the number decided according to data DH of the high-order 4 bits of the digital value).
カウンタ３３は、デコーダ３２の出力を計数し、計数結果が設定された回数nc（ディジタル値の上位４ビットのデータＤHにより決まる回数）と等しくなったとき遅延信号を出力する。 - 特許庁 - A window specification counter 3 counts the number of times showing how often the decoder 2 zero-clears the cell passing number counter 1, and sequentially zero-clears cell discard counters 51-5N by using set notice signals 201-20N when the count is switched.
ウィンドウ規定カウンタ３は、セル通過数カウンタ１がゼロクリアされた回数をカウントし、カウント値が切り替わる際にリセット通知信号２０_1〜２０_Nによりセル廃棄カウンタ５_1〜５_Nを順番にゼロクリアする。 - 特許庁 - To provide an LDPC decoder adopting the SPA that enhances a decoding characteristic by decreasing a ratio of messages from a check node among messages input by the check node.
SPAを適用したLDPC復号装置において、チェックノードに入力されるメッセージ内における当該チェックノードからのメッセージの割合を少なくして復号特性を向上させる装置と方法の提供。 - 特許庁 - A row decoder 9 that is provided at an SRAM is composed of sub row decoders 9-1-9-8 corresponding to word lines WL1-WL8, inverter gates 51 and 52, and a P-channel-type transistor 53.
ＳＲＡＭに備えられたロウ・デコーダ９は，ワード線ＷＬ１〜ＷＬ８に対応するサブ・ロウ・デコーダ９−１〜９−８，およびインバータゲート５１，５２，Ｐチャネル型トランジスタ５３から構成されている。 - 特許庁 - A (4 to 16) decoder 26 controls on/off of the transistors 25 and 26 by the least significant bit A0 of an address signal (A0 to A3) to select the line of the red LED 22 or the line of the green LED 23.
(４to１６)デコーダ２６は、アドレス信号(ＡO〜Ａ3)の最下位ビットＡOによってＰＮＰトランジスタ２４,２５のオン/オフを制御して、赤色ＬＥＤ２２のラインまたは緑色ＬＥＤ２３のラインを選択する。 - 特許庁 - A drive circuit (110), which generates and outputs a drive signal to be applied to a signal line of the liquid crystal panel, is provided with a decoder circuit (112) which selects a gradation voltage corresponding to display data.
液晶パネルの信号線に印加されるべき駆動信号を生成して出力する駆動回路（１１０）に、表示データに応じた階調電圧を選択するデコーダ回路（１１２）を設ける。 - 特許庁 - The composite means 102 puts together the image decoded in the decoder 101 and the information display image formed by the information display image generator 105, and generates output image signals.
合成手段１０２は、復号化手段１０１で生成された復号化画像と情報表示画面生成手段１０５で生成された情報表示画面を合成し、出力画像信号を生成する。 - 特許庁 - A demodulated and decoded received signal is applied to a CRC decoder 212, an error symbol is generated and supplied through an output 242 to a preceding step and a continuous noise erasing process is provided.
からの復調および複号された受信信号は、CRCデコーダ２１２に加えられ、エラー標識が生成され、出力２４２を介して前段に供給され、連続的な雑音消去過程が実現される。 - 特許庁 - The control circuit 40 is provided with an ROM 41 in which hardware design data corresponding to the plurality of types of circuits to be controlled are preliminarily written, an address decoder 42 and a programmable gate array (FPGA) 43 or the like.
制御回路４０には、複数種の被制御回路に応じたハードウェアデザインデータをあらかじめ書き込んだＲＯＭ４１、アドレスデコーダ４２、プログラマブルゲートアレイ（ＦＰＧＡ）４３などを備えている。 - 特許庁 - A counter/decoder 1 generates a timing at which the head data and the tail data of a horizontal direction of an input video signal are held, and a signal for inserting the held head data and tail data.
カウンタ・デコーダ１は、入力映像信号の水平方向の先頭データおよび最終データを保持するタイミングと、保持された先頭データおよび最終データを挿入するための信号を発生する。 - 特許庁 - A control section 9 generates a synthesized pet image 33 on the basis of information of the extracted pet image, gives the result to an AV decoder, superimposes the composited pet image on a program signal as soon as a program is broadcast, and a display device 10 displays the resulting signal.
抜き出されたペット画像の情報から制御部９で合成ペット画像３３を作成し、ＡＶデコーダに入力し、番組と同時に重ね合わせてディスプレイ１０に表示する。 - 特許庁 - A pattern comparator 108 detects one pattern of pairs likely to be erroneously detected out of information patterns demodulated by a Viterbi decoder 105 by referring to a reference table 109.
パターン比較器１０８は、参照テーブル１０９を参照して、ビタビ復号器１０５によって復調された情報パターンから、互いに誤検出される可能性があるペアのパターンの何れかを検出する。 - 特許庁 - To provide a first ranking estimation apparatus capable of estimating a first ranking signal that is a minimum signal or a maximum signal among received signals in a short time, and to provide a decoder employing the same.
入力された信号の中から最小または最大である第１順位を短時間で推定することができる第１順位推定装置およびこれを用いた復号装置を提供する。 - 特許庁 - A selection signal is output from a decoder in a DAC, to supply outputs from the plurality of gradient amplifiers to a display element, when a gradient amplifier distribution control signal is "High".
階調アンプ分散制御信号がＨｉｇｈの場合に、複数の階調アンプからの出力が表示画素に供給されるように、ＤＡＣ内のデコーダから選択信号が出力される。 - 特許庁 - A video image decoder 16 directs the first video image coder to stop transmitting video image coded data, initializes the decoding portion 18, and causes a second video image coder to start transmitting video image coded data.
映像復号器１６は、第１の映像符号器に映像符号化データの送信停止を指示し、復号化部１８の初期化を行い、第２の映像符号器に映像符号化データの送信を開始させる。 - 特許庁 - After that, the decoder 21 reads out bit stream data from the time t1 from the IC memory 20, decodes it, an arithmetic processing section 24 generates an analog audio signal based on the decoded data, and it is outputted from a speaker 13.
その後、、デコーダ21は、時刻ｔ１からのビットストリームデータをＩＣメモリ20から読み出して、復号し、演算処理部24は、その復号データに基づいてアナログオーディオ信号を生成して、スピーカ13から出力する。 - 特許庁 - An address decoder includes input terminals for inputting address data of a prescribed number of bits and output terminals in the number smaller than the total number obtained by decoding the whole bit patterns of the address data of the prescribed number of bits.
アドレスデコーダには所定ビット数のアドレスデータを入力する入力端子と、同アドレスデータの全てのビットパターンをデコードして得られる総数よりも少ない本数の出力端子を設ける。 - 特許庁 - To avoid a problem of excess overhead due to a tail bit required for termination of a sub block in a conventional ununiform error protection(UEP) technology while avoiding error propagation in a channel decoder.
チャネル復号器における誤り伝搬を回避しながら、従来の不均一誤り保護（ＵＥＰ）技術におけるサブブロックの終端に必要なテールビットによる過剰オーバーヘッドの問題を回避する。 - 特許庁
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