「Four bits」を含む例文一覧(117)
＜前へ 1 2 3 次へ＞- Four concrete novel technology are introduced to minimize the number of bits required to be transmitted to the respective hand sets.
４つの具体的な新技術が導入され、これらは共に各ハンドセットに転送することを必要とするビット数を最小限に抑える。 - 特許庁 - In the normal mode, a test data compression circuit 100 outputs compression data TD0123 compressed to one bit every four bits (TD0 to TD3) of test output data of a plurality of bits as data DQ0.
テストデータ圧縮回路１００は、通常モードでは、複数ビットのテスト出力データの４ビット毎（ＴＤ０〜ＴＤ３）に１ビットに圧縮した圧縮データＴＤ０１２３をデータＤＱ０として出力する。 - 特許庁 - The common part judgment table selection part 21 supplies high-order five bits of the variable length code to the decoding table 23 for short code and decodes them when it is judged that the values of the high-order four bits are not '0000'.
共通部分判断テーブル選択部２１は、上位４ビットの値が‘００００’でないと判断したときには、短い符号用復号テーブル２３に可変長符号の上位５ビットを供給させて復号させる。 - 特許庁 - By setting (16 levels) of the gray-scale current for four bits, a current-time product of a current passing through the light-emitting element 110 of the current drive type during the one-frame period can be controlled to 256 levels for eight bits.
４ビット分の階調電流の設定（１６段階）によって、１フレーム期間での電流駆動型発光素子１１０を通過する電流の電流・時間積を８ビット分の２５６段階に制御できる。 - 特許庁 - A holding circuit 2 holds a result processed by arithmetic circuits 36 to 42 which collectively receive four bits from inputs IN3 to IN0.
入力ＩＮ３〜ＩＮ０から４ビットを一括して受ける演算回路３６〜４２によって処理した結果を保持回路２によって保持する。 - 特許庁 - In terms of a color except a black color, nun-forming of a dot, types 1, 2 or types 3, 4 is assigned to two bits (four values), and then multi-gradation representation is performed.
ブラック以外の色については、２ビット（４値）に対し、ドットの非形成、タイプ１、２又は３、４を割り当て、多階調表現を行う。 - 特許庁 - An interlocking/noninterlocking signal transmitted from the receiver 9 is composed of a sequence Bm 'y_1y_2y_3y_4' of four bits, and each bit corresponds to one group.
受信機９が送信する連動／非連動信号は４ビットの数列Ｂｍ「ｙ_1ｙ_2ｙ_3ｙ_4」で構成されており、各ビットがそれぞれ１つのグループに対応している。 - 特許庁 - Almost all the secondary difference values Δ2, n of Tn are -1, 0 or 1. and a permutation pattern of two continuing Δ2, n values is represented by a storage data element of four bits.
Ｔnの二次差分値Δ2,nはほとんどが−１，０，１のいずれかであり、連続する２つのΔ2,nの順列パターンを４ビットの保存データ要素で表す。 - 特許庁 - The sum T2 of four adjacent pixels of 1st hierarchical data is calculated and low-order 2 bits of the sum T2 are rounded off to generate a tentative pixel value Y2'.
第１階層データの隣接４画素の合計値Ｔ２が計算され、合計値Ｔ２の下位２ビットが丸められることで、暫定画素値Ｙ２’が生成される。 - 特許庁 - The sound signal is divided into a predetermined interval, and a state of a low frequency component of the predetermined interval is changed according to four values obtained by two bits which are to be embedded.
音響信号を所定区間に区分し、埋め込むべき２ビットがとり得る４値に応じて、前記所定区間の低周波成分の状態を変更する。 - 特許庁 - A transponder 10 regards four bits of digital information in terms of a processing unit and stores the 4-bit information by using one byte of a memory 14.
トランスポンダ１０において、ディジタル情報の４ビットを処理単位とすると共に、この４ビットの情報をメモリ１４の１バイトを用いて記憶する。 - 特許庁 - Then a level data sequence (HH level data, HL level data, LH level data, and LL level data) being four convolution data formed by dividing the amplitude of impulse response obtained from the original sound data subjected to digital sampling into four from the higher-order bits by a prescribed number of bits each are convoluted in this order (S3 to S4 to S5 to S6).
そして、ディジタルサンプリングされた元音声データに対して、インパルス応答の振幅を上位側から所定ビットずつ４分割することで形成される４つの畳み込みデータであるレベルデータ列（ＨＨレベルデータ、ＨＬレベルデータ、ＬＨレベルデータ、ＬＬレベルデータ）をこの順で畳み込み演算する（Ｓ３→Ｓ４→Ｓ５→Ｓ６）。 - 特許庁 - A code word 11 for angle measurement expressed by slits arranged in the circumferential direction of the disk includes a code word 18 for angle information consisting of (10, 6) abbreviated hamming code having six angle information bits 12 showing angle information and four check bits 14 for detecting and correcting a reading error of the angle information bits.
ディスクの周方向に沿って配置されたスリットにより表わされる測角用符号語１１は、角度情報を表わす６ビットの角度情報ビット１２、角度情報ビットの読み誤りを検出して訂正する４ビットの検査ビット１４からなる（１０，６）短縮ハミング符号からなる角度情報用符号語１８を含む。 - 特許庁 - An alternated signal is inputted to four driving transistors 13-1, 13-2, 13-3, 13-4 consisting of the driving transistors arranged side by side and fed to 80 bits output circuits 20-1 to 20-80.
交流化信号を駆動トランジスタを通して８０ビットの出力回路２０-1〜２０-80に際して、４つの駆動トランジスタ１３-1，１３-2，１３-3，１３-3を並設する。 - 特許庁 - The memory cells (130, 230) can store four different bits according to the two states capable of being taken by the elements (134, 234) and the two states capable of being taken by the elements (136, 236).
書換え可能エレメント(134,234)の2つの取り得る状態及びライトワンスエレメント(136,236)の2つの取り得る状態によって、メモリセル(130,230)は4つの異なるビットを格納することが可能になる。 - 特許庁 - A cutter head 3 has a center bit 20, four first to fourth spoke parts 22a to 22d, the first to eighth cutter bits 24-1 to 24-8 of eight in total, and a ring member 26.
カッタヘッド３は、センタビット２０と、４本の第１〜第４スポーク部２２ａ〜２２ｄと、合計８個の第１〜第８カッタビット２４−１〜２４−８と、リング部材２６とを備えている。 - 特許庁 - The host interfaces (11, 21) of the modules (10, 20) in a composite I/O card (1A) transfer data to the host (H) serially or in parallel by four bits, respectively.
複合Ｉ／Ｏカード（１Ａ）内のモジュール（１０、２０）のホストインタフェース（１１、２１）はそれぞれ、ホスト（Ｈ）との間でデータをシリアルに又は４ビットずつパラレルに転送する。 - 特許庁 - If the data are 8-bit encoded data, the shifter 205 shifts a quantizing step stored in the header to an higher order by four bits, and stores the data in a quantizing table storing section 207.
ビットシフト部２０５は、８ビットの符号化データであると、ヘッダに格納されている量子化ステップを上位に４ビットシフトし量子化テーブル格納部２０７に格納する。 - 特許庁 - In a DRAM 1, a selector 34 selects data of one bit out of data of four bits read out from a memory section 33, and the data DO is given to a data output buffer 41.
ＤＲＡＭ１において、セレクタ３４は、メモリ部３３から読出された４ビットのデータのうちの１ビットのデータを選択し、そのデータＤＯをデータ出力バッファ４１に与える。 - 特許庁 - Namely, only when the data stored in the bank 19 do not coincide with the upper four bits of the input voice data, a clock is inputted to the bank 19.
すなわち、上位レジスタバンク１９の保持データと入力音声データの上位４ビットが一致しない場合のみ、上位レジスタバンク１９にクロックが入力される。 - 特許庁 - Accordingly, a transmission data are segmented into two bits, the data are switched into signal paths corresponding to combinations of 0, 1 of two bits by combinations of ONs and OFFs of high-frequency switches 351, 352 and so on, and four kinds of phase differences are assigned to the carrier, thereby attaining the QPSK modulation.
したがって、送信データを２ビットずつに区切り、高周波スイッチ３５１、３５２…のオン／オフの組み合わせにより２ビットの０と１の組み合わせに応じた信号路に切り替え、４通りの位相差をキャリアに割り当てることにより、ＱＰＳＫ変調を実現する。 - 特許庁 - A series of bit information is divided into sets of information of 4 bits each, and an exchanger and a buffer arrange these 4 bits in a storage space formed in four blocks forms and disturb them, and cause plural variations in the positional arrangement and combination of each bit.
一シリーズのビットの情報を４ビット毎に１セットの情報に区画し、交換器とバッファがこの４ビットを４つのブロック形式に形成される保存空間に配置しかつ乱し、各ビットの位置の配列組み合わせが前記の行為によって複数の変化を生じる。 - 特許庁 - A tertiary _4C_3 encoding section 12 inputs parallel data of 5 bits, selects three non-zero coordinates from four coordinates, defines them as +√2d or -√2d and defines the remaining one as a zero coordinate to form four-dimensional symbol from combination thereof.
３値_４Ｃ_３符号化部１２は５ビットの並列データを入力し、４個の座標から３個の非零座標を選んで＋√２ｄ又は−√２ｄとすると共に残りの１個を零座標として、その組み合わせによって４次元シンボルを形成する。 - 特許庁 - The SMU 134 has four status memories 150, 151, 152 and 153 each having a state data value of a plurality of bits expressing the state as a processing unit and forms four status data as series of status data values by each status memory.
ＳＭＵ１３４は、状態そのものを表現する複数ビットの状態データ値を処理単位とする４個のステータスメモリ１５０、１５１、１５２および１５３を有し、各ステータスメモリによって、状態データ値の系列としての４個の状態データを生成する。 - 特許庁 - For example, a compressed texture bitmap have n-bit pixels (e.g., 16-bit pixels), with each storing up to m (e.g., four) pieces of n/m-bit (e.g., 4 bits) compressed values.
例えば圧縮されたテクスチャビットマップは、それぞれがｍ個（例えば４）までのｎ／ｍビット（例えば４ビット）の圧縮された値を格納する、ｎビットピクセル（例えば１６ビットピクセル）を有する。 - 特許庁 - The data deleting circuit transfers two pieces of difference data as 8-bit data at a time when two successive pieces of lateral difference data can be represented with four or less bits in complement representation of "2".
データ削減回路は、連続する２個の横差分データがそれぞれ「２」の補数表示で４ビット以下で表現できる場合、２個の差分データを８ビット分にして同時に転送する。 - 特許庁 - When the number of gradation level to be realized is set to 'sixteen' (four bits) and a pulse width modulation based on upper and lower two bits is conducted for the intervals P1 and P2, a two bit constitution is used for the circuit (a counter, a comparator or the like) to conduct the pulse width modulation.
実現すべき階調数を「１６」（４ビット）とし、部分選択期間Ｐ１，Ｐ２について各々上位および下位の２ビットづつに基づくパルス幅変調を行ったとすると、パルス幅変調を行うための回路（カウンタ、比較器等）として２ビット構成のものを用いることができる。 - 特許庁 - In the microcomputer 27, the number of ports is reduced by outputting a switching signal for conducting switching among four kinds of switching modes, as a digital signal of two bits, from output parts 29 and 30.
また、マイコン２７は、点灯モードを４種類に切替えるための切替信号を２ビットのディジタル信号として出力ポート２９、３０から出力することにより、ポート数の削減が図られている。 - 特許庁 - A comparator 25 compares the data stored in the bank 19 at present with the upper four bits of newly inputted input voice data, and when both the data do not coincide with each other, an 'H' level is sent to a latch element 24.
比較回路２５は、現在の上位レジスタバンク１９の保持データと新たに入力された入力音声データの上位４ビットを比較し、不一致の場合に“Ｈ”レベルをラッチ素子２４に送出する。 - 特許庁 - Meanwhile, the low order 4-bit data of the added data is stored in the black memory 270 with the low order 4-bit data defined as high order 4-bit data in the black memory 270 and with 0 (zero) as low order four bits in the black memory 270.
一方、その加算したデータの下位４ビットのデータを黒メモリ２７０における上位４ビットのデータとし、０（ゼロ）を黒メモリ２７０における下位４ビットとして、黒メモリ２７０に記憶させている。 - 特許庁 - In the case of the LCD of a dot matrix type of 48×16, the timing generation circuit 70 A is actuated as a counter of four bits by holding the set signal X 2 and X 4 at "H", and the display data of 96 bits outputted from the display data group 20 is divided by a data selection circuit 30 A and is applied to the LCD.
４８×１６のドットマトリックス型のＬＣＤの場合、設定信号Ｘ２を“Ｈ”にして、タイミング生成回路７０Ａを４ビットのカウンタとして動作させ、表示レジスタ群２０から出力される９６ビットの表示データをデータ選択回路３０Ａで２分割してＬＣＤに与える。 - 特許庁 - This free cell generating circuit is composed of a 53-octet timing counter 2 of 53 cycles for counting the timing of an asynchronous transfer mode(ATM) cell, a gate circuit 4 for generating four kinds of timing signals from the output of 6 bits from the 53-octet timing counter 2, and a shift register 3 for converting the free cell pattern of 8 bits from parallel data to serial data.
空きセル生成回路は、ＡＴＭセルのタイミングカウントを行う５３周期の５３オクテットタイミングカウンタ２と、５３オクテットタイミングカウンタ２の６ビットの出力から４種類のタイミング信号を生成するゲート回路４と、８ビットの空きセルパターンをパラレルデータからシリアルデータに変換するシフトレジスタ３とにより構成する。 - 特許庁 - Then two pixel values P6, P8 closest to a threshold value Th are classified into two ways in the case of encoding them into 0 and 1 respectively, and class codes 101000101, 101000111, 101001101, and 101001111 in 9-bits of four kinds (=2^2) are generated.
そして、閾値Ｔｈに最も近い２個の画素値Ｐ６，Ｐ８について、それぞれ０に符号化する場合と１に符号化する場合の２通りに場合分けされ、４（＝２^２）種類の９ビットのクラスコード１０１０００１０１，１０１０００１１１，１０１００１１０１，１０１００１１１１が生成される。 - 特許庁 - Parallel transmitting signal wires of four bits are used in connecting with the sub control board 300 to connect various objects to be controlled such as the pattern displaying LED 380 with the output ports of the main control board 100.
図柄表示ＬＥＤ３８０など多様な制御対象を主制御基板１００の出力ポートに接続可能とするため、サブ制御基板３００との接続には４ビットのパラレル転送信号線を用いる。 - 特許庁 - To provide a node expressing information for controlling route switching at the occurrence of a network fault and switching for restoration of the fault by four bits at most and inexpensively realizing a high-speed protection function.
ネットワーク障害発生時の経路切替えや障害回復時の切戻しを制御するための情報をたかだか４ビットで表現可能とし、高速なプロテクション機能を低コストで実現可能なノードを提供する。 - 特許庁 - To reduce errors without the need for expansion of the bit length or for additional bits in the case of hierarchical coding where high-order hierarchical data are generated by a sum or a mean value of four adjacent pixels in a low-order layer.
下位階層の隣接する４画素の合計値または平均値によって上位階層データを形成する階層符号化において、ビット長の拡張または付加ビットを必要とせずに誤差を軽減する。 - 特許庁 - A window comparator 25 divides a recording state into four different types, according to the relation between a multiscale image signal I and a threshold signal S and allocates s state identification code SC of two bits to every pixel to identify the recording state of the pixel.
記録用コードで表される各画素の記録状態として、次の複数の記録状態を規定し、これらの複数の記録状態を、多階調画像信号と閾値信号との関係に対応付ける。 - 特許庁 - The gray code counter has four DFFs 11, 12, 13, 14 for holding respective bits Q3, Q2, Q1, Q0 of a gray code, a reference bit creation circuit 30 for creating a reference bit Qb, and a decode circuit for decoding Qb, Q0, Q1.
グレイコードカウンタは、グレイコードの各ビットＱ３，Ｑ２，Ｑ１，Ｑ０を保持する４つのＤＦＦ１１，１２，１３，１４、参照ビットＱｂを作成するための参照ビット作成回路３０、（Ｑｂ，Ｑ０，Ｑ１）をデコードするデコード回路を備えている。 - 特許庁 - In the counter circuit 30, a conversion decoder 32 converts ejection amount data fetched in four bits to four-bit data correlated beforehand to either one of a plurality of counters 43a-43d, 53a-53d, the converted data is output to the respective counters, and the eight counters provided in the counter circuit 30 count the ejection amounts of inks.
カウンタ回路３０は、４ビットで入力した吐出量データから複数のカウンタ４３ａ〜４３ｄ，５３ａ〜５３ｄのうちいずれか１つに予め対応付けられた４ビットのデータへ変換デコーダ３２で変換し、この変換したデータを各々のカウンタへ出力してインク吐出量を８個設けられたカウンタによりカウントする。 - 特許庁 - That is, by combining the carrier frequencies (FREQ) used when transmitting the respective codes (CODE), the user command data of 24 bits can be transmitted even though communication is the remote control communication of the format capable of transmitting only the data codes of 8 bits normally, and data are extended four times compared to a conventional technology.
つまり、各コード（ＣＯＤＥ）を送信する際に用いられるキャリア周波数（ＦＲＥＱ）を組み合わせることで、通常８ビットのデータコードしか伝送することができないフォーマットのリモコン通信でありながらも、２４ビットのユーザ指令データを伝送することが可能となっており、従来の４倍にデータ拡張を行うことが可能となっている。 - 特許庁 - For input gray scale values in the second input gray-scale section, output gray-scale values are calculated by adding or subtracting values represented with low-order seven bits of data for correction corresponding thereto to or from values obtained by multiplying the input gray-scale values by four.
第２の入力階調区間の入力階調については、それを４倍した値にそれに対応する補正用データの下位７ビットで表される値を加算または減算することによって出力階調値が算出される。 - 特許庁 - A CPU 281 computes the theoretical products of the "advance notice binary digit string" and four binary 4-bit "comparison 4 bits" corresponding to the respective first to fourth advance notice times one by one at T11-T14 seconds in respective times for advance notice T1-T4.
ＣＰＵ２８１は、各予告時間Ｔ１〜Ｔ４、Ｔ１１〜Ｔ１４秒において、「予告ビット列」と各第１予告タイミング〜第４予告タイミングに対応する２進数４ビットの４個の「比較４ビット」との論理積を順次算出する。 - 特許庁 - Then, one block in the memory cell array 27 is divided into four regions, a write-in state before erasure of each region is written in a storage memory 29 of the number of times of erasure having memory cells for storing the number of times of erasure of 3 bits.
そこで、メモリセルアレイ２７における１ブロックを４つの領域に分割し、３ビットの消去回数記憶用のメモリセルを有する消去回数記憶メモリ２９に、各領域の消去前書き込み状態を書き込む。 - 特許庁 - When the data type is the PES- VIDE or PES-AUDIO, a full/partial flag is recorded on the fourth bit from the MSB side of the SB header, and a continuity count value showing the continuity of the SB of the same data type is recorded on the four bits on the LSB side following the full/partial flag.
データタイプがPES-VIDEOまたはPES-AUDIOである場合、ＳＢヘッダのMSB側から４ビット目にはFull/Partialフラグが記録され、それに続くLSB側の４ビットには、同一のデータタイプのＳＢの連続性を示すコンティニティカウント値が記録される。 - 特許庁 - A transmitter T determines the communication quality of a transmission line L, and generates a symbol of four-valued FSK (frequency shift keying) from the bits of the most and least significant parts of encoded sound data when the communication quality is excellent.
送信装置Ｔは、伝送路Ｌの通信品質を判定し、通信品質が良い場合は、符号化された音声データの最重要部分のビットと、重要性が最も低い部分のビットとから、４値ＦＳＫのシンボルを生成する。 - 特許庁 - A byte order inverting circuit 14 inverts the order of arranging four linked bytes in the data of 32 bits expressing one binary value according to a byte reverse instruction and stores these data in one register inside a register file 11.
バイト順序逆転回路１４は、バイトリバース命令に従って、一つの２進数の値を表現する３２ビットのデータの連結する４つのバイトの配列順序を逆転してレジスタファイル１１内の一つのレジスタに格納する。 - 特許庁 - Further, information is communicated to an interrogator by using four bits in terms of a processing unit, so transmission processing can be performed by pieces of information read out of one type of the memory 14, so that the circuit constitution can be simplified.
さらに、前記インタロゲータとの間における授受情報を４ビットを処理単位として通信を行うため、メモリ１４の１バイトから読み出した情報ごとに送信処理を行うことができるので回路構成を簡略化することができる。 - 特許庁 - In this signal processing device, signals 211-214 for a total of four bits indicating an operational mode are output at the input of mode- determining signals 204, 205 to a mode determining circuit 104, and output selecting circuits 109, 110 operate according to the signals.
モード決定回路１０４にモードを決定する信号２０４と信号２０５を入力すると、動作モードを示す合計４ビットの信号２１１〜２１４が出力され、それらの信号に基づいて出力選択回路１０９、１１０が動作する。 - 特許庁 - A command row 7 consisting of a plurality of bits in line for twenty-four hours each having a corresponding time of ten minutes range is determined in a control means 6 separately for each apparatus 1, and then the first bit in the command row 7 is allotted to a specified time zone of one day.
対応時間を１０分間とした複数のビットが２４時間分連なる命令列７を、各機器１ごとにコントロール手段６に定めたうえ、命令列７の第１番目ビットを１日のうちの所定の時間帯に割り当てる。 - 特許庁 - Important words DR1-DR4 and MIN1-MIN4 of encoding outputs of four ADRC blocks, the added value N-SUM of the number of quantizing bits of quantized codes in a first sink block, and quantizing codes BP1-BP4 are stored in the first sink block.
第１のシンクブロックには、４個のＡＤＲＣブロックの符号化出力の重要語ＤＲ１〜ＤＲ４とＭＩＮ１〜ＭＩＮ４とこの第１シンクブロック内の量子化コードの量子化ビット数の加算値Ｎ−ＳＵＭと量子化コードＢＰ１〜ＢＰ４とが格納される。 - 特許庁
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