「Gate Arrays」を含む例文一覧(28)
- For example, arrays of the oxidation regions can be located under the gate crossing region arrays, respectively.
例えば、酸化領域のアレイは、ゲート交差領域アレイの下部各々に位置しうる。 - 特許庁 - Gate signal line buses 3 connect the logic sections 1 and MOS arrays 4.
ゲート信号線バス３はロジック部１とＭＯＳアレイ４とを結んでいる。 - 特許庁 - The first extension wires are intersected with the second extension wires to define gate intersection region arrays and source / drain arrays on the substrate.
第１延長配線は、第２延長配線と交差し、基板上にゲート交差領域アレイ及びソース／ドレインアレイを限定する。 - 特許庁 - Optical multi-token-ring networking using smart pixels with field programmable gate arrays (FPGAs)
フィールド・ブログラマブル・ゲートアレイ（FPGA）を持ったスマート・ピクセルを使う光学マルチトークンリング・ネットワーキング - コンピューター用語辞典 - Then a dummy cancel means 25 cancels the placement of dummy gate blocks and a gate array means 26 arrays successively the gate array blocks at all blank parts of the dummy gate blocks.
ダミーゲートブロックとセルベースブロックとの間隙に隙間充填ブロックを配列してからダミーゲートブロックの配置を解除し、その空白にゲートアレイブロックを配列してから空白に隙間充填ブロックを配列する。 - 特許庁 - The option card 12 is equipped with two or more FPGAs (Field Programmable Gate Arrays) 1-3 and a ROM 12a.
オプションカード１２は、複数のＦＰＧＡ（フィールドプログラマブルゲートアレイ）１〜３及びＲＯＭ１２ａを備える。 - 特許庁 - To make easier the layout of first-layer wiring which connects the gate wiring of each device (MISFET) of diagonally arranged gate arrays to those of the other devices when interconnecting the gate wiring to each other.
対角に配置されているゲートアレイの各デバイス（ＭＩＳＦＥＴ）のゲート配線を相互に接続する場合に、ゲート配線の接続をする第１層配線のレイアウトを容易にする。 - 特許庁 - Customer's logic is structured by using field programmable gate arrays interconnected by external ports of the HDC.
顧客論理は、ＨＤＣの外部ポートで相互接続されるフィールド・プログラム可能ゲート・アレイを使用して構築される。 - 特許庁 - A cell placement means 22 places the cell base blocks in response to the design data, a dummy array means 23 arrays successively the dummy gate blocks in spaces among the cell base blocks and a gap array means 24 arrays successively the gap filling blocks at all positions where no cell base blocks nor dummy gate blocks are placed.
ゲートアレイブロックと同幅で配置される位置が半分だけシフトするダミーゲートブロックを登録しておき、外部入力される設計データに対応してセルベースブロックを配置してから空白にダミーゲートブロックを配列する。 - 特許庁 - To reduce power consumption and EMI and to secure wiring resources for easy wiring when achieving a flip-flop circuit with gate arrays.
ゲートアレイを用いて実現する場合に、消費電力およびＥＭＩの低減化を図るとともに、配線リソースを確保して配線の容易化を図ること。 - 特許庁 - The remote-head imaging system utilizes field-programmable circuitry, such as field-programmable gate arrays (FPGA), in order to facilitate the change in configuration.
このリモートヘッドイメージングシステムは、構成における変更を容易にするために、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）のようなフィールドプログラマブル回路を利用する。 - 特許庁 - A gate portion 17a for stopping flows of the resin, at the application of the resin, from the side of the LED chip 2 to sides of the first and second light-receiving element arrays 6 and 7 is provided between the first and second light-receiving element arrays 6 and 7, and the LED chip 2.
第一、第二の受光素子アレイ６，７とＬＥＤチップ２との間には、樹脂の塗布時におけるＬＥＤチップ２側から第一、第二の受光素子アレイ６，７側への樹脂の流れ止めを行うための堰部１７ａが設けられている。 - 特許庁 - Floating gate and control gate word lines (WL_0 through WLN) are formed orthogonally in a drain-source-drain structure and two arrays (13, 15 and 14, 16) of storage cells having a shared source region are set.
フローティング・ゲート及びコントロール・ゲート・ワード線（ＷＬ_0乃至ＷＬ_N）を、ドレインーソースードレイン構造に直交して形成し、そして共有されたソース領域を有する蓄積セルを二つの列（１３、１５及び１４、１６）を設定する。 - 特許庁 - Furthermore, a communication line 11, connecting the respective arrays is equipped with gate circuits 7-1 to 7-3 and is enabled to give array addresses in the order starting from the terminal control part closest to the main control part, by turning on and off signal transmission to following terminal control part arrays.
さらに、それぞれの列の間を接続する通信線１１にはゲート回路７−１〜７−３を具えており、後続する端末制御部列への信号伝送をオンオフするようにして、主制御部１に近い列順に列アドレスを付与できるようにする。 - 特許庁 - To obtain a nano scale float gate memory in which maintenance characteristics are enhanced, and an integration capacity of a cell is enhanced by stacking a large number of float gate cell arrays in the vertical direction by using a large number of cell insulation layers.
本発明に係るフロートゲートメモリ装置は、ナノスケールフロートゲートメモリ装置において維持特性を向上させ、多数のセル絶縁層を用いて多数のフロートゲートセルアレイを垂直方向に積層し、セル集積容量を高める技術を開示する。 - 特許庁 - Charge transfer elements 101a-101d transfer signal charges received, respectively, from photodiode arrays 102a and 102b in the direction of an output gate 103 common to all charge transfer elements.
各電荷転送素子１０１ａ〜１０１ｄは、それぞれフォトダイオード列１０２ａ、１０２ｂから受け取った信号電荷を、各電荷転送素子に共通の出力ゲート１０３方向へ転送する。 - 特許庁 - The memory gates of memory cells of a plurality of memory arrays MA<0>, MA<1>, MA<2>, to, MA<n> in write units WU of a nonvolatile memory module NVMU are connected to a memory gate line MG<0> for writing or erasing.
不揮発性メモリモジュールＮＶＭＵの書き込み単位WUの複数のメモリアレーMA＜0＞、MA＜1＞、MA＜2＞…MA＜n＞のメモリセルのメモリゲートは、書き込みもしくは消去のためにメモリゲート線MG＜0＞に接続されている。 - 特許庁 - When the data is transmitted from a card board to a card board on the mother board MB, the clock CLOCK and the data are simultaneously transmitted by using gate arrays (CXD9057R or CXD8900J) 10, 11.
マザーボードＭＢ上で、カード基板からカード基板へデータを送信するとき、ゲートアレイ（ＣＸＤ９０５７ＲあるいはＣＸＤ８９００Ｊ）１０，１１を用いて、クロックＣＬＯＣＫとデータｄａｔａとを同時に送信する。 - 特許庁 - Finally, a gap filling means 27 arrays successively the gap filling blocks at all positions where the gate array blocks, cell base blocks and gap filling blocks are not placed.
ゲートアレイブロックは全幅の半分以上の隙間充填ブロックを介してセルベースブロックに隣接するので、障害が確実に防止されているマスタスライスが簡単な処理で自動的にデータ生成される。 - 特許庁 - A non-volatile semiconductor memory element FM having a floating gate is provided with memory cell arrays RCA-RCN for storing redundant relieving address storing a defective address of a semiconductor memory element MEM.
フローティングゲートを有する不揮発性半導体記憶素子ＦＭに、半導体記憶素子ＭＥＭの不良アドレスを記憶する冗長救済アドレス記憶用メモリセルアレイＲＣＡ〜ＲＣＮを設ける。 - 特許庁 - The period length measuring device comprising the pseudo random number generation part 22 and a period length measurement part of the state transition analysis part 23 with FPGAs (field programmable gate arrays), can measure the period length at high speed.
さらに、周期長計測装置として、疑似乱数発生部２２及び状態遷移解析部２３の周期長計測部をＦＰＧＡで構成することにより周期長を高速に計測できる。 - 特許庁 - The logic circuit is formed of standard cells constituting the standard cell region SC, and the switching transistor of an MTCMOS which controls the power supply and leak route interruption of an adjacent logic circuit is formed of the basic cells of gate arrays constituting each gate array region GA.
スタンダードセル領域ＳＣを構成するスタンダードセルにより論理回路が形成され、各ゲートアレイ領域ＧＡを構成するゲートアレイのベーシックセルにより、近接する論理回路部の電源供給とリーク経路遮断を制御するＭＴＣＭＯＳのスイッチトランジスタが形成されている。 - 特許庁 - The device has also a control circuit 5 which drives a control gate line CL to which a control gate is connected and divides electrically sub-arrays respectively into the number being suitable for parallel operation adjusting to input or output speed of data of the non-volatile semiconductor memory.
コントロールゲートが接続されたコントロールゲート線ＣＬを駆動し、当該不揮発性半導体記憶装置のデータの入力または出力の速度に合わせて複数のサブアレイを並列動作させるのに適した数に、サブアレイそれぞれを電気的に分割する制御回路５を有している。 - 特許庁 - To provide a logic verification device allowing correct logic operation even if data of transfer cycle delay are present between FPGAs (Field Programmable Gate Arrays) when mounting large-scale logic in the plurality of FPGAs and performing verification at high speed.
大規模な論理を複数のＦＰＧＡに搭載して、高速に検証をおこなう場合において、ＦＰＧＡ間に転送サイクル遅れのデータが存在しても、正しい論理動作を実現できる論理検証装置を提供する。 - 特許庁 - By emitting only the light emitting element array to which a low-level select signal is inputted to make the array a selected state, time-division drive capable of sharing a light emitting signal and a gate signal between a plurality of light emitting element arrays can be achieved.
ローレベルのセレクト信号が入力されて選択状態になっている発光素子アレイのみを発光させることで、発光信号およびゲート信号を複数の発光素子アレイ間で共用する時分割駆動が実現できる。 - 特許庁 - The advent of rapidly reconfigurable field-programmable gate arrays (FPGAs) and the idea of evolvable hardware (EHW) opens the possibility of embodying each individual of the evolving population into hardware for the purpose of accelerating the time-consuming fitness evaluation task.
迅速に再構成でき,現場でプログラミングできるゲートアレイ(FPGAs),および進化するハードウェア(EHW)の概念の出現が,時間を要する使用性評価のタスクを速める目的で,進化している集団のそれぞれの固体をハードウェアに具体化する可能性を開いた． - コンピューター用語辞典 - A semiconductor device comprises: a plurality of transistors having a gate electrode extending in a first direction; transistor arrays 54 in which the plurality of transistors are disposed in a second direction crossing the first direction; and pad electrodes 50 that are disposed in the first direction of the transistor array and are electrically connected to source regions of the plurality of transistors.
第１の方向に延在するゲート電極を有する複数のトランジスタを有し、複数のトランジスタが第１の方向と交差する第２の方向に配置されたトランジスタアレイ５４と、トランジスタアレイの第１の方向に配置され、複数のトランジスタのソース領域に電気的に接続されたパッド電極５０とを有する。 - 特許庁 - The FPGA system (5) is made up of freely programmable gate arrays including a sensor control matrix (51) which calculates axis signals in required degrees of freedom, a control cascade block (53) for the axis signals containing several biquad filters (531. 532, 533, 534, 535), and an output signal calculation block (55) for calculating digital actuator actuation signals.
本願発明のＦＰＧＡシステム（５）は、必要とされる自由度において軸信号を計算するセンサ制御マトリクス（５１）と、いくつかの双２次フィルタ（５３１、５３２、５３３、５３４、５３５）を含む軸信号のための制御カスケード・ブロック（５３）と、デジタル・アクチュエータ作動信号を計算する出力信号計算ブロック（５５）とを有する書換え可能ゲートアレイで構成される。 - 特許庁
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