「Gating」を含む例文一覧(225)
＜前へ 1 2 3 4 5 次へ＞- The gating server 5 uses the converted URL to issue the request via a proxy server 6.
ゲーティングサーバ５は、プロキシサーバ６を介し、変換したＵＲＬを用いてリクエストを発行する。 - 特許庁 - Gating is conducted on the basis of a statistical multiplex estimate of a downlink frame operating rate.
ゲーティングは、ダウンリンク・フレーム稼働率の統計的多重化推定に基づいて、実行される。 - 特許庁 - A voltage divider 312 network and a high-voltage power supply used to statically bias the photomultiplier tube also power the gating circuitry and transmit a gating voltage pulse.
分圧器３１２ネットワークと、光電子増倍管を静電的にバイアスするために使用される高電圧供給源とが、ゲート回路構成要素にパワーを与え、ゲート電圧パルスを伝達する。 - 特許庁 - When the ASIC is in a normal functional mode, the gating signal is set below the threshold voltage.
ＡＳＩＣが通常の機能モードにあるときには、ゲート信号は閾値電圧より低く設定される。 - 特許庁 - To provide an apparatus and method for gating medical procedures without using an internal marker.
内部マーカーを使用せずに医療処置をゲーティングするための装置及び方法を提供する。 - 特許庁 - The output circuit responds to the gating signal to control to switch the connection to a load.
出力回路は、負荷との接続を切り換え制御するために、ゲーティング信号に応答する。 - 特許庁 - The jitter detection unit comprises a gating circuit 40, an integration circuit 50 and a jitter calculation circuit 60.
ジッタ検出部は、ゲーティング回路４０、積分回路５０およびジッタ算出回路６０からなる。 - 特許庁 - The block gating signal keeps continuously boosted voltage, operation is stabilized remarkably.
また、前記ブロックゲーティング信号が昇圧電圧を持続的に維持するため、著しく安定する。 - 特許庁 - APPARATUS FOR CONTROLLING SENSITIVITY BY USING DIGITAL GATING IN RECEIVER, AND RECEIVER WITH THE SAME
受信機でデジタル・ゲイティングを用いて受信感度を調節する装置、及び、それを含む受信機 - 特許庁 - METHOD FOR POWER GATING OF COLUMN READOUT AMPLIFIER AND POWER-GATED COLUMN READOUT AMPLIFIER
列読出し増幅器をパワーゲーティングするための方法およびパワーゲーティングされた列読出し増幅器 - 特許庁 - To provide an injection molding apparatus comprising a mold block, a nozzle, a gating system and a slug heater.
金型ブロック、ノズル、ゲーティングシステム及びスラグヒーターを含む射出成形装置を提供する。 - 特許庁 - The permission bit may be routed to external gating circuitry associated with each bus agent.
この許可ビットは、各バス・エージェントに関連づけられた外部ゲート回路に発送することができる。 - 特許庁 - To provide a semiconductor integrated circuit and a power gating control method for performing power gating control, by only a fixed small number of wiring lines, regardless of the number of function blocks to be mounted.
搭載される機能ブロックの個数によらず、一定数の少数の配線のみでパワーゲーティング制御を行うことのできる半導体集積回路およびパワーゲーティング制御方法を提供する。 - 特許庁 - To provide a device automatically generating a circuit diagram information performed with clock gating so as to reduce a burden on a designer when applying the clock gating to a circuit when designing the circuit.
回路を設計するに当たり、回路にクロックゲーティングを施す際の設計者の負担を軽減することを目的とし、自動的にクロックゲーティングされた回路図情報を生成する装置を提供する。 - 特許庁 - The electrode gating pulse characteristics, including rise- and fall-times, voltage swing amplitude and duration, can be modified by adjusting resistor and capacitor values and Zener diode characteristics of the gating circuit and voltage divider network.
立上り及び立下り時間，電圧スイング振幅及び持続時間を含む電極ゲートパルス特性は、レジスタ値，キャパシタ値，ゲート回路と分圧器ネットワークのツェナーダイオード特性によって調整できる。 - 特許庁 - At least one gating control signal having a switching pattern is applied to the power converter (1220).
切替パターンを有する少なくとも１つのゲート制御信号が電力コンバータに供給される（１２２０）。 - 特許庁 - A clock gating control circuit 3 is interposed between a low-order digit counter 1 and a high-order digit counter 2.
下位桁カウンタ１と上位桁カウンタ２との間には、クロックゲーティング制御回路３が介挿されている。 - 特許庁 - To reduce standby power, or to suppress a malfunction, in a logic circuit where clock gating is performed.
クロックゲーティングを行う論理回路において、待機電力を低減すること又は誤動作を抑制すること。 - 特許庁 - In this case, the network analyzer 2 measures the reflection coefficient of a measuring object by using a time domain gating method.
その際、ネットワークアナライザー２は被測定物の反射係数をタイムドメインゲーティング法を用いて測定する。 - 特許庁 - The shattering is provided by gating the metalized plate with the use of the charge separating FET.
電子シャッタリングは、電荷分離ＦＥＴを用いて、メタライズドプレートをゲーティングすることによって提供される。 - 特許庁 - MULTIPOINT GATING CONTROL BLOCK IN ETHERNET (R) PASSIVE OPTICAL SUBSCRIBER NETWORK, AND ITS METHOD
イーサネット（登録商標）受動型光加入者網におけるマルチポイントゲーティングコントロールブロック及びその方法 - 特許庁 - To resolve the problem that a state that a common bus is not accessed by any bus master is reduced and an effect of clock gating is small in the case that a clock gating technology of busses is introduced in a computer system provided with a plurality of processors.
複数のプロセッサを備えた計算機システムにおいて、バスのクロックゲーティング技術を導入した場合、どのバスマスタからも、共通バスがアクセスされてない状態は少なく、クロックゲーティングの効果が薄いこと。 - 特許庁 - If the first and second simulation results are matched, the target module is subjected to clock gating.
そして、第１および第２のシミュレーション結果が一致する場合に、クロック・ゲーティングの適用対象に決定する。 - 特許庁 - Gating or command signals (Figs. 2A, 2B, 2C) are generated based on the line voltage and timing, e.g., zero crossings.
ライン電圧およびタイミング（例えばゼロ交差）に基づいて、ゲート信号またはコマンド信号（図2A、2B、2C）が生成される。 - 特許庁 - The clock gating control circuit receives the carry signal from the addition circuit, and receives the count value from the counter.
クロックゲーティング制御回路は、加算回路から桁上げ信号を受け取り、且つ、カウンタからカウント値を受け取る。 - 特許庁 - To provide an electronic circuit capable of performing clock gating that copes with both edge clocks, while simplifying the circuit.
回路を簡略化しつつ、両エッジクロックに対応したクロックゲーティングをすることが可能な電子回路を提供する。 - 特許庁 - The extinctive pattern assembly is made by preforming one or more extinctive patterns of an article to be cast, placing the preformed patterns in an injection die, and injecting fluid gating material into the die to form gating connected to the patterns.
鋳造されるべき物品の１又は２以上の消失性模型10をプレフォームし、プレフォームされた模様をインジェクションダイ20の中に配置し、ゲーティング用流動性材料をダイの中に注入して、模型に接続されたゲーティングを形成する。 - 特許庁 - This technique not only saves an on-chip area, but also reduce the electric power in sleep mode by eliminating the need for a large individual power-gating transistor, so defects of conventional power-gating techniques are overcome.
この技術は、大きな別個のパワーゲーティングトランジスタの必要性をなくすことにより、オンチップ領域を節約するだけでなくスリープモード中の電力を削減することから、従来のパワーゲーティングの手法の欠点を克服する。 - 特許庁 - The power gating circuit includes a P-channel transistor having a source coupled to a VCC, a gate for receiving a first boosted or non-boosted power gating control signal, and a drain for forming a switched internal VCC voltage.
パワーゲーティング回路は、ＶＣＣに結合したソースと、第１の昇圧された、または非昇圧のパワーゲーティング制御信号を受取るためのゲートと、スイッチングされた内部ＶＣＣ電圧を形成するドレインとを有するＰチャネルトランジスタを含む。 - 特許庁 - To provide a semiconductor integrated circuit capable of testing a clock enable logic and a clock gating cell without necessitating a separate flip-flop for testing (operation of) a combination circuit constituting an enable logic of a clock gating.
本発明は、クロックゲーティングのイネーブルロジックを構成する組合せ回路部（動作）試験用のフリップフロップを別個に必要とせずにクロックイネーブルロジック及びクロックゲーティングセルを試験可能な半導体集積回路を提供することを目的とする。 - 特許庁 - To output an initial value of a logic circuit to be initialized to a logic circuit in the subsequent stage even in a clock-gating state.
クロックゲーティング状態にあるときにも、初期化対象の論理回路の初期値を後段の論理回路に出力する。 - 特許庁 - The extinctive patterns are disposed in end-to-end and/or side-by-side relation and are interconnected by the gating.
消失性模型は、端部と端部が対向するように、及び／又は並べて配置され、ゲーティングによって互いに接続される。 - 特許庁 - To provide a design method for achieving the low power consumption with higher efficiency using a clock gating circuit.
クロックゲーティング回路を使用した、より効率的な低消費電力化を実現するための設計方法を提供する。 - 特許庁 - The gated image intensifier may determine gating time spans according to the width of a field to be imaged.
前記ゲート制御用画像増倍管は、前記画像化される領域の幅に従ってゲート制御期間を決定し得る。 - 特許庁 - A true unidirectional bus is generated by gating the bi-directional bus so as to be a bus exclusive for device output and gating an alternative device input bus to a processor input bus for high performance operation in which high cost for high band width is justified.
高帯域幅のための高コストが正当化される高性能動作のためには、両方向バスを、デバイス出力専用バスになるようにゲーティングし、代替デバイス入力バスを、プロセッサ入力バスにゲーティングして、真の単一方向バス構造を作る。 - 特許庁 - At least one two-input buffer for inputting a clock signal and the output signal of a gating circuit is inserted on the post-stage of the gating circuit directly driving an element to supply a clock and by connecting a fixed value signal to a terminal, to which the clock signal is directly connected, inside the gating circuit, to which the clock signal is directly connected, logically equivalent conversion is performed.
被クロック供給素子を直接駆動しているゲーティング回路の後段に、クロック信号とゲーティング回路の出力信号を入力とする二入力バッファーを少なくとも１個以上挿入し、クロック信号が直接接続されているゲーティング回路の中でクロック信号が直接接続されていた端子に固定値信号を接続することで、論理的に等価な変換を行う。 - 特許庁 - To improve deterioration of short channel characteristics peculiar to an MONOS memory cell transistor or an erasing speed by thinning an oxide film after gating.
ゲート後酸化膜を薄くしてＭＯＮＯＳ メモリセルトランジスタ特有の短チャネル特性の悪化または消去速度を改善する。 - 特許庁 - To attain a very ideal energy reduction effect by a small improvement to reduce overheads in fine-grain power gating.
細粒度パワーゲーティングにおいて、オーバーヘッドの?ない小さな改良によって，非常に理想的なエネルギー削減効果を達成する。 - 特許庁 - A gating and reading circuit 14 is coupled to the bias screen and electron collector and the capacitive charge accumulation material.
ゲーティング及び読出し回路１４が、バイアススクリーン及び電子収集体に、ならびに容量性電荷蓄積材料に結合される。 - 特許庁 - The layout device 51 includes an enable signal generation part 55, and a clock gating circuit addition part 56.
本発明にかかるレイアウト装置５１は、イネーブル信号生成処理部５５と、クロックゲーティング回路追加処理部５６とを備えている。 - 特許庁 - To optimize ON timing of a plurality of power supply switches in a power gating circuit loaded on a semiconductor integrated circuit.
半導体集積回路に搭載されるパワーゲーティング回路における複数の電源スイッチのＯＮタイミングを最適化すること。 - 特許庁 - To facilitate adjustment of a clock skew by wiring a proper clock path which does not depend on the arrangement position of a clock gating circuit.
クロックゲーティング回路の配置位置に依存しない適切なクロックパスを配線し、クロックスキューの調整の容易化を図ること。 - 特許庁 - To provide a semiconductor integrated circuit, wherein optimum timing of clock gating is achieved while reducing current consumption.
消費電流を低減しつつ、クロックゲーティングのタイミングの適正化を図ることが可能な半導体集積回路を提供する。 - 特許庁 - To provide a semiconductor integrated circuit and its layout design method, capable of performing a layout design with a small workload even when an FF group to which clock gating is not carried out and another FF group to which clock gating is carried out exist at once at performing the layout design of the semiconductor integrated circuit.
半導体集積回路のレイアウトに際し、クロックゲーティングされたＦＦ群とクロックゲーティングされないＦＦ群が混在した場合においても、少ない処理量でレイアウトすることができる半導体集積回路およびそのレイアウト方法を提供する。 - 特許庁 - When adjusting a data input timing of the external device controller, the information processing apparatus improves precision of calibration for adjusting the data input timing by gating or canceling the output clock of the external device controller on the basis of prescribed gating information.
外部デバイスコントローラのデータ取り込みタイミングを調節する際に、所定のゲーティング情報に基づいて外部デバイスコントローラの出力クロックをゲーティング又はゲーティング解除することで、データ取り込みタイミングを調節するためのキャリブレーションの精度を向上させる。 - 特許庁 - INTEGRATED CIRCUIT DEVICE INCLUDING MEMORY ARRAY, AND METHOD FOR POWER GATING IN INTEGRATED CIRCUIT DEVICE IN WHICH MEMORY WITH SENSE AMPLIFIER IS INCORPORATED
メモリアレイを含む集積回路装置、およびセンスアンプを有するメモリを組込んだ集積回路装置においてパワーゲートするための方法 - 特許庁 - The layout device for arranging and wiring a circuit part in the semiconductor integrated circuit based on circuit information is equipped with a means for recognizing the clock gating circuit inserted in a clock line, a means for arranging circuit parts except for the recognized clock gating circuit and a means for arranging the clock gating circuit and structuring a clock tree while adjusting clock skew in consideration of low electric power consumption.
回路情報に基づいて半導体集積回路内の回路部分の配置・配線を行うレイアウト装置であって、クロックラインに挿入されているクロックゲーティング回路を認識する手段と、認識されたクロックゲーティング回路以外の回路部分の配置を行う手段と、クロックゲーティング回路の配置およびクロックツリー構築を、低消費電力化を考慮した上でクロックスキューを調整しつつ実施する手段とを備える。 - 特許庁 - Power consumption is reduced because the gating clock is stopped when the logical levels of an input signal and an output signal match each other.
入力信号と出力信号の論理レベルが一致しているときにゲーティングクロックを停止するので消費電力が低減できる。 - 特許庁 - To provide a gating method or the like that can distributed a prescribed web page only to a user device accessing from a domestic area.
所定のウェブページを、国内からアクセスしてくるユーザ装置だけに限って配信することができる門番方法等を提供する。 - 特許庁 - A special insertion part 5 inserts a selector circuit for selecting the enable signal when a delay dispersion value of an integrated circuit is the upper limit value of delay dispersion or less, and for selecting a signal of fixing the clock gating circuit in a clock signal passing state, and the clock gating circuit with a selector comprising the clock gating circuit with a signal selected by the selector circuit input into an enable input terminal.
特別挿入部５により、集積回路の遅延ばらつき値が遅延ばらつき上限値以下であるときにイネーブル信号を選択し、そうでないときには、クロックゲーティング回路をクロック信号が通過する状態に固定する信号を選択するセレクタ回路と、そのセレクタ回路により選択された信号がイネーブル入力端子に入力されるクロックゲーティング回路からなる、セレクタ付きクロックゲーティング回路を挿入する。 - 特許庁
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