To the gate of the FET 1 for high frequency amplification, a potential obtained by subtracting the portion of a voltage drop generated in a first resistor 22 by the drain current IDS2 of the FET 21 for bias from the potential GND of a first potential applying part 2a is applied. 高周波増幅用FET1のゲートには、第1の電位印加部2aの電位GNDからバイアス用FET21のドレイン電流IDS2によって第1の抵抗22に生じる電圧降下分を減じて得られる電位が印加される。 - 特許庁