「INTERCONNECTION」を含む例文一覧(2610)
＜前へ 1 2 .... 28 29 30 31 32 33 34 35 36 .... 52 53 次へ＞- In a film formation process, at least part of an interconnection and/or an electronic element and/or an electrode for display is formed on a transparent substrate.
成膜工程において、透明基板上に、配線、電子素子及び表示用電極の少なくともいずれかにおける少なくとも一部を形成する。 - 特許庁 - A diffusion preventing insulating film DP is formed so as to cover the copper interconnection layer CL1 and is made of at least either SiC or SiCN.
拡散防止絶縁膜ＤＰは、銅配線層ＣＬ１上を覆うように形成されており、かつＳｉＣおよびＳｉＣＮの少なくともいずれかよりなっている。 - 特許庁 - To provide a method for preventing non-conforming devices from being manufactured due to pattern misalignment in manufacturing a semiconductor device to form a buried interconnection using a dual-damascene method.
デュアル・ダマシン法による埋め込み配線を形成する半導体装置の製造時に生ずるパターン位置ずれによる不良品を発生しない方法の提供。 - 特許庁 - Here the metal interconnections 2 and 7 for 2 layers are taken as an example, however, each film may be laminated likewise even when it is a multi- layer interconnection structure body.
ここでは２層の金属配線２、７を例に上げたが、さらに多層の配線構造体の場合も、同様に各膜を積層することで製作できる。 - 特許庁 - These terminals 13 and 14 are connected to conductive paths 23 of a substrate 20 and inserted between rows of contacts 50 of a mating connector 40 connected to the main substrate 100 for interconnection therebetween.
これら端子13、14を基板20の導電路23に接続し、主基板100 に接続された相手コネクタ40のコンタクト50列間に差込み相互接続する。 - 特許庁 - The distributed power supply system includes a power generation part (solar panel) 9 and a power converter 8, and operated by being connected to the power system via an interconnection line 2.
分散型電源システムは、電力発生部（太陽光パネル）９と電力変換器８からなり、連系線２で電力系統に接続して運用される。 - 特許庁 - To provide RF interconnection for realizing reliable RF signal course between PWB without raising the cost of a component and assembly a lot.
部品および組立のコストをほとんど上げることなく、ＰＷＢ間に信頼性の高いＲＦ信号経路を実現するＲＦ相互接続を提供する。 - 特許庁 - Each first nitride film 4 covers part of the under surface of each copper interconnection 5, and is extended between copper interconnections 5 and 5 adjacent to each other.
第１窒化膜４は、各銅配線５の下面の一部を覆うとともに、隣接する銅配線５と銅配線５との間にわたって形成されている。 - 特許庁 - To provide a 2 transistor 1 capacitor type gain cell having high opera tional reliability and quality in which a capacitor electrode can be formed utilizing a logic interconnection layer.
ロジック配線層を利用してキャパシタ電極を形成でき、かつ、動作信頼性および品質が高い２トランジスタ−１キャパシタ型ゲインセルを提供する。 - 特許庁 - A processing system (100) comprises a processor (114) on a die (116), a cache memory (126) present outside the die, and interconnection (130) with a high bandwidth between the processor and the cache memory.
処理システム(100)は、ダイ(116)上のプロセッサ(114)と、ダイの外部にあるキャッシュメモリ(126)と、プロセッサとキャッシュメモリとの間の高い帯域幅の相互接続(130)とを含む。 - 特許庁 - APPARATUS AND SYSTEM FOR EXECUTING DOCUMENT SCANNING JOBS THAT ARE INTENDED FOR REMOTE WORK STATION THROUGH USING WIRELESS INTERCONNECTION BETWEEN WORK STATION AND SCANNER FACILITY
ワークステーションとスキャナ装置との間の無線相互接続の使用を介し、リモートワークステーションを対象とした文書スキャニングジョブを実行する装置及びシステム - 特許庁 - The holes 172 of the ground plane layer 168 heightens flexibility especially in interconnection interfaces 141, 143 so as to increase compliance of the connector 100.
この接地平面層１６８の穴１７２は、特に相互接続界面１４１、１４３においてその柔軟性を高めて、コネクタ１００のコンプライアンスを増加する。 - 特許庁 - To provide a process for manufacturing a three-dimensional semiconductor package mounting semiconductor devices three-dimensionally, while shortening the interconnection between respective semiconductor devices and attaining scaling-down and densification.
半導体ディバイスを三次元実装し、各半導体ディバイス間の配線の短縮化、微細化、高密度化を図った三次元半導体パッケージを製造する。 - 特許庁 - To provide a manufacturing technology of a semiconductor device and, more specifically, an interconnection structure of the semiconductor device and its manufacturing method.
本発明は半導体装置の製造技術に関わり、より詳細には、半導体装置の相互連結構造及びそれの製造方法を提供する。 - 特許庁 - To provide a semiconductor device which can contribute to downsizing of a module substrate with respect to interconnection between electrode pads which may be directly connected with one another from a function viewpoint.
機能上直結されてよい電極パッド間の相互接続の点に関しモジュール基板の小型化に資することができる半導体装置を提供する。 - 特許庁 - The method for establishing a high-density electrical interconnection between high-voltage driver chips and charging electrodes controlled by the chips is provided.
本発明は高電圧ドライバチップと、このドライバチップにより制御されるチャージ電極との間の高密度電気相互接続を確立する方法を提供する。 - 特許庁 - A second opening part is formed inside the second interconnection section, designed to receive the scanning side end of an ultrasound probe.
第２の開口部は第２の相互接続部分の内部に形成されると共に、超音波探触子の走査側端部を受け容れるように構成される。 - 特許庁 - A first insulating film including a vacancy forming material and comprising a low permittivity material is formed on a diffusion protective film 2 formed on a lower layer interconnection 1.
下層配線１上に形成された拡散防止膜２の上に、空孔形成材を含み低誘電率材料からなる第１の絶縁膜を形成する。 - 特許庁 - To provide a system which administers an interconnection between connecting points of network elements controlled by a administration center by using an information model.
管理センター（１０）により制御されるネットワークエレメント（Ｅ__１）の接続ポイント間の相互接続を、情報モデル（Ｒ_１）を使用して管理するシステムを提供すること。 - 特許庁 - P-TYPE SEMICONDUCTOR DISTRIBUTION BRAGG REFLECTOR, SURFACE EMITTING ELEMENT, SURFACE EMITTING MONOLITHIC ARRAY, ELECTROPHOTOGRAPH SYSTEM, OPTICAL COMMUNICATION SYSTEM AND OPTICAL INTERCONNECTION SYSTEM
ｐ型半導体分布ブラッグ反射器および面発光素子および面発光モノリシックアレイおよび電子写真システムおよび光通信システムおよび光インターコネクションシステム - 特許庁 - To provide a multilayer interconnection board capable of restraining deterioration in mechanical strength due to the formation of a cavity and the occurrence of the warpage and undulation of a substrate body.
キャビティの形成による機械的強度の低下や、基板本体の反りやうねりの発生を抑えることができる、多層配線基板を提供する。 - 特許庁 - To provide a curable amine flux composition which facilitates manufacturing of interconnection in which reliable soldering and sealing are performed in an electric machine part.
電機部品における信頼性のあるはんだ付けされかつ封止された相互接続の製造を容易にする硬化性フラックス材料を提供する。 - 特許庁 - Consequently, a first interconnection hole 32 and an ink hole 12e are interconnected to form an ink channel B from an ink chamber 16 to the ink extraction tube 12.
その結果、第１連通孔３２とインク孔１２ｅとの間が連通し、インク室１６からインク抽出管１２へのインク流路Ｂが形成される。 - 特許庁 - The method (10) is to form the interconnection of the substrate penetration for the microelectronic device including the substrate (30) having the surface and back side.
表側と裏側を有する基板（３０）を含むマイクロエレクトロニクス・デバイス用の基板貫通の相互接続部（４２）を形成する方法（１０）を提供する。 - 特許庁 - To eliminate the need for timing analysis of multiple number of times after modifying and completing a layout and reduce a clock skew, without using a dedicated clock interconnection layer.
レイアウトの変更及び終了後の複数回のタイミング解析を不要とし、専用のクロック配線層を使用することなく、クロックスキューを削減する。 - 特許庁 - A single-crystal silicon film 18 is formed by selectively forming the amorphous silicon film 17, and resist 19 is formed only on an interconnection formation part.
次に、アモルファスシリコン膜１７を選択的に成長させて単結晶シリコン膜１８を形成し、インターコネクト形成部上のみにレジスト１９を形成する。 - 特許庁 - To provide a ceramic element in which electrical connection can be made surely between the main electrodes of each layer through a through hole and an interconnection electrode.
スルーホール及び中継用電極を介して、各層の主電極同士の電気的接続を確実に行うことができるセラミック素子を提供する。 - 特許庁 - A first level conductive track participates with an interconnction between inverters and an interconnection between switching transistors, and the word lines are parallel to the bit lines.
第１レベルの導電性トラックはインバータ間の相互接続及びスイッチトランジスタ間の相互接続に関与し、ワード線はビット線に平行とされている。 - 特許庁 - Lower layer wiring 11 being an arbitrary metal wiring pattern and upper layer wiring 12 are formed in interlayer insulating films 10 (101, 102) in multilayer interconnection.
多層配線における層間の絶縁膜１０（１０１，１０２）中に任意の金属配線パターンである下層配線１１、上層配線１２が形成されている。 - 特許庁 - In manufacturing the semiconductor device, a layer (4a) containing nitrogen is formed in an exposed portion of the copper interconnection line (3b) formed in an insulation film (1) on a substrate.
半導体装置の製造方法は、基板上の絶縁膜（１）に形成された銅配線（３ｂ）における露出部位に、窒素を含む層（４ａ）を形成する。 - 特許庁 - A bypass capacitor is arranged near a portion at which a plane between the bus wiring layer of multilayer interconnection layer used for the mother board and the memory module, and conductive layer is changed.
マザーボードとメモリモジュールの多層配線層のバス配線層と導電層とのプレーンの切り替わる部分の近傍に、バイパスコンデンサを配置する。 - 特許庁 - To realize optical interconnection at low cost by easily manufacturing an optical transmission medium without requiring optical designing, adjustments, etc.
光学的な設計や調整等を必要とすることなく光伝送媒体を簡易に製造可能とし、低コストで光インタコネクションを実現可能とする。 - 特許庁 - As a result, an additional signal line interconnection part can be built in a board circuit package and/or the integrated circuit chip can be made small.
その結果、追加の信号ライン相互接続部を、基板回路パッケージに内蔵することができ、および／または集積回路チップを小さくすることができる。 - 特許庁 - To fine a metal dot pattern, and at the same time to inhibit increase in via resistance in a semiconductor device having multilayer interconnection with stacked via structure.
スタックトビア構造の多層配線を有する半導体装置において、メタルドットパターンを微細化しつつビア抵抗の増大を抑制できるようにする。 - 特許庁 - To prevent increase in capacitance resulted from high permittivity of a plasma silicon nitride film used for preventing a diffusion of Cu on the interconnection in the lower layer Cu.
下層Ｃｕの配線上にＣｕの拡散防止のために用いているプラズマシリコン窒化膜の高誘電率に起因する配線容量の増加を防止する。 - 特許庁 - In some embodiments, either the first or second contact is connected to a sub-mount by a solder interconnection having a length larger than the width.
幾つかの実施形態において、第１及び第２のコンタクトの一方は、幅よりも大きい長さを有するはんだ相互接続によりサブマウントに接続される。 - 特許庁 - To provide a semiconductor integrated circuit of a multilayer structure in which interconnection of an upper layer thin film transistor (TFT) and a lower layer transistor is formed with good yield.
上層の薄膜トランジスタ（ＴＦＴ）と下層のトランジスタの配線の接続を、歩留まり良く形成された多層構造の半導体集積回路を提供する。 - 特許庁 - The primary interconnection node M includes a means that executes Drop and Continue (D and C operations) and a service selector SSM for each circuit.
前記１次相互接続ノードＭは、ドロップアンドコンティニュー（ＤおよびＣ操作）を実行するための手段と、各回路のためのサービスセレクタＳＳ_Ｍとを含む。 - 特許庁 - For example, the system can be a multiprocessor server system having partially or perfectly connected topology having arbitrary point-to-point interconnection.
本システムは、たとえば、任意のポイントツーポイント相互接続をもつ部分的又は完全に接続されたトポロジーを有するマルチプロセッササーバシステムである場合がある。 - 特許庁 - To increase the number of logic channels and to distribute the logic channels connected on a plurality of lines in the interconnection of packet switching networks.
パケット交換網の相互間接続にあって、論理チャネル数の増大化と複数回線上で接続される論理チャネルの分散化とを実現する。 - 特許庁 - When a copper film 6 is formed in interconnection trenches, copper is polished by CMP method, and then the copper is removed by etching from the vicinity of the circumferential fringe of a wafer.
銅膜６を配線溝内に形成する際、ＣＭＰにより銅を研磨した後、ウェーハ周縁近傍の銅をウエットエッチングにより除去する。 - 特許庁 - An optimum setting value can be determined from the private power-generating capacity which corresponds to the number of the private power-generators 5, linked to the system interconnection facilities.
これにより、系統連系設備に連系されている自家用発電機５の台数に対応する自家用発電容量から最適な整定値を整定できる。 - 特許庁 - The interconnections are exposed by making a hole in the support, or peeling off from the support, external terminals connected to this exposed interconnection are formed.
支持部に穴を開け、或いは該支持部を剥離することにより、配線を露出させ、この露出した配線に接続される外部端子を形成する。 - 特許庁 - To form through holes with a good shape and low electric resistance without deteriorating a lower interconnection layer and an insulation film.
下部配線層及び絶縁膜に劣化を生じさせることなく、良好な形状のスルーホールを形成し、電気抵抗の低いスルーホールを形成することを課題とする。 - 特許庁 - A procedure for inserting a blade and/or an interconnection device into a chassis of a server being supplied with power or during operation is called a hot plug.
電力が供給されているか、または作動中のサーバのシャーシ内にブレードおよび／またはインターコネクト・デバイスを挿入する手順は、ホットプラグと呼ばれる。 - 特許庁 - To provide a method for forming a multilayer interconnection by which the over-etching of a first insulating film can be prevented, and to provide a method for manufacturing an electronic device.
第１絶縁膜に対するオーバエッチングを防止できるようにした多層配線の形成方法及び、電子デバイスの製造方法を提供する。 - 特許庁 - The interconnection and the inter relationship between coils are taken into consideration in the RF pulse design by an effective B_1 magnetic field map to the respective transmission coils.
各送信コイルに対する効果的なＢ_１磁場マップにより、相互結合及び他のコイル間相関関係がＲＦパルス設計において考慮される。 - 特許庁 - To provide a manufacturing method that facilitates an electric connection forming process for an interconnection region to a stack of a contact level of a three-dimensional laminate IC device.
３次元積層ＩＣデバイスにおいて、相互接続領域のコンタクトレベルのスタックへの電気接続形成工程を簡略化する製造方法を提供する。 - 特許庁 - To provide a technique that maintains the homogeneity of semiconductor devices and interconnection which are subjected to advanced microfabrication while maintaining the mounting rate of circuit cells onto a chip.
チップへの回路セルの実装率を保ちつつ、微細化の進んだ半導体素子および配線の均等性を保つことのできる技術を提供する。 - 特許庁 - To provide a method of manufacturing a multilayered wiring board which can surely establish continuity among interconnection layers by preventing a conduction post from being buried into a resin film.
樹脂膜中に導通ポストが埋没するのを防止し、配線層間の導通を確実に図れるようにした多層配線基板の製造方法を提供する。 - 特許庁
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