「INTERCONNECTIONS」を含む例文一覧(393)
＜前へ 1 2 3 4 5 6 7 8 次へ＞- To reduce a parasitic capacitance between multilayer interconnections to improve a semiconductor device in display characteristics.
多層配線間で形成される寄生容量を低減し、表示特性を向上させることを目的とする。 - 特許庁 - The electrode 11 and thus the space P is longer than the linear conductive interconnections 91 of the substrate 90.
電極１１ひいては空間Ｐは、基板９０の直線状導電性配線９１より長い。 - 特許庁 - The reconfigurable interconnections are configured by the ERCGA chips dedicated to an interconnecting function.
再構成可能な相互接続は、相互接続機能専用のＥＲＣＧＡチップにより構成されている。 - 特許庁 - Then the interconnections and MIM capacitor are completed with only one planarization process (e.g. CMP).
次いで、ただ１回の平坦化工程（たとえばＣＭＰ）で、相互接続とＭＩＭキャパシタを完成させる。 - 特許庁 - The protective layer constituted from two kinds of metal kinds is formed on the Cu interconnections by a plating method.
Ｃｕ配線上に２種類の金属種から構成される保護層をめっき法により形成する。 - 特許庁 - When the electrodes 17 to 20 for adjustment are cut and removed partially, capacitances C1' to C4' across the interconnections 13, 14 for drive and the interconnections 15, 16 for detection can be reduced individually, and the crosstalk of the driving signal with reference to the interconnections 15, 16 for detection can be made nearly equal.
そして、これらの調整用電極１７〜２０を部分的に切除することによって、駆動用配線１３，１４と検出用配線１５，１６との間の静電容量Ｃ1′〜Ｃ4′を個別に減少させることができ、検出用配線１５，１６に対する駆動信号のクロストークをほぼ等しくすることができる。 - 特許庁 - The semiconductor device includes first interconnections 13, which are formed on a substrate 11 and have a side face slanted, in such a manner as to be widened upwards from the substrate 11 side and second interconnections 15 which are separated from the first interconnections 13 by insulating films 14 and have a side face slanted, in such a manner as to widen toward the substrate 11 side from above.
基板１１に形成され、基板１１側から上方に向かって末広がり状に傾斜した側面を有する第１配線１３と、絶縁膜１４によって第１配線１３と分離され、上方から基板１１側に向かって末広がり状に傾斜した側面を有する第２配線１５と、を具備する。 - 特許庁 - An angular velocity sensor 11 is attached to a substrate 12, and interconnections 13, 14 for drive and interconnections 15, 16 for detection which are situated around the sensor 11 and to which the driving signal is input are arranged and installed at the substrate 12.
角速度センサ１１は基板１２に取付けると共に、基板１２には角速度センサ１１の周囲に位置して駆動信号を入力する駆動用配線１３，１４と検出用配線１５，１６を配設する。 - 特許庁 - To provide a structure capable of simplifying a layout of interconnections even when the interconnections are provided in a plane direction of substrates for a semiconductor device, in which a sensing portion is sealed with a plurality of substrates, and to provide a method of manufacturing the same.
センシング部を複数の基板で封止した半導体装置において、基板の平面方向に配線を設けたとしても、配線のレイアウトを簡略化することができる構造、およびその製造方法を提供する。 - 特許庁 - On the insulation film 22 containing the interconnections 23 in the semiconductor substrate 21 including the interconnections 23 on the insulation film 22, a thin protection film 24 is formed without applying a substrate bias voltage, and thereafter the interlayer insulating film 25 is formed.
絶縁膜２２上に配線２３を有する半導体基板２１に配線２３を含む絶縁膜２２上に、基板バイアスを印加させることなく薄い保護膜２４を形成してから、層間絶縁膜２５を形成する。 - 特許庁 - An Al film for forming interconnections is deposited on the laminate structure 90 in which the trench 102 is formed.
トレンチ１０２を形成した積層構造体９０の上に配線等を形成するＡｌ膜を堆積する。 - 特許庁 - To provide a method and a device for reducing the number of interconnections between a memory module (20) and an interface circuit (14).
メモリモジュール(20)とインターフェース回路(14)との間の相互配線の数を低減するための方法と装置の提供。 - 特許庁 - To electrically connect circuit interconnections of multiple layers although graft polymerization plating interconnection technique is employed.
グラフト重合メッキ配線技術を用いながらも、多層の回路配線間で電気的な接続ができるようにする。 - 特許庁 - To correspond to a miniaturization of an interconnection and to prevent a contact between protruding electrodes and interconnections arranged in staggering pattern.
配線の微細化に対応しつつ、千鳥配列された突出電極と配線との接触を防止する。 - 特許庁 - To improve reliability of a semiconductor device with fine metal interconnections having corner portions.
コーナー部を有する微細金属配線を備えた半導体装置の信頼性を向上させることを目的とする。 - 特許庁 - The interconnections may be in the form of short conductors, oriented at an angle between adjacent parallel conductors.
相互接続線は、隣接の平行導線間の角度に対応する短い導線の形状であることができる。 - 特許庁 - To provide a circuit board equipped with signal interconnections including microstriplines and having excellent high frequency characteristics.
マイクロストリップラインを含みかつ良好な高周波特性を有する信号配線を備えた基板を提供する。 - 特許庁 - To provide electronic equipment with improved reliability of communication by securing an arrangement space for interconnections of antennas.
アンテナの配線の配置スペースを確保し通信の信頼性を向上させることが可能な電子機器を提供する。 - 特許庁 - Al interconnections 36 (including barrier films 34, 35, 37) of a predetermined pattern is formed on the third wiring layer 5.
第３配線層５には、所定パターンのＡｌ配線３６（各バリア膜３４，３５，３７を含む）が形成されている。 - 特許庁 - To provide a compact and inexpensive optical semiconductor module required for such a short distance optical interconnections as an LSI interconnection.
ＬＳＩ配線等の短距離光配線に求められる小型で低コストの光半導体モジュールを提供する。 - 特許庁 - A semiconductor device has a multilayer interconnection structure with two or more multilayer interconnections 2, 5 respectively formed in interlayer films 1, 4, and a hollow structure is formed by a spacial part 3 in a part of the interlayer film between the upper and lower interconnections 2, 5.
二つ以上の多層配線２，５が各々の層間膜１，４に形成された多層配線構造を有する半導体装置であって、上下配線２，５間の層間膜４の一部に空間部３を形成して中空構造とした。 - 特許庁 - A second mask is fabricated as a second sequentially used mask, for patterning a plurality of interconnections between individual regular elements and a plurality of interconnections between the regular elements and redundancy elements (step 50).
その後に、２番目に使用されるマスクとして個々の正規要素間の複数の相互接続および正規要素と冗長要素の間の複数の相互接続をパターン形成するために使用する第二のマスクが製造される５０。 - 特許庁 - To provide a semiconductor integrated circuit capable of attempting both for reducing an effect that a coupling capacitance between interconnections buried in parallel such as a bus line, etc., affects to a voltage transition of these interconnections and for fine patterning of the circuit.
バス配線等、平行に敷設される配線間のカップリング容量がそれら配線の電位遷移に及ぼす影響の低減と回路の微細化との好適な両立を図ることのできる半導体集積回路を提供する。 - 特許庁 - Thus, the interconnections 11a and 11b are arranged in the same layer as the pad 10 just under the bump electrode 8.
これにより、バンプ電極８の直下であって、パッド１０と同層に配線１１ａ、１１ｂが配置されるようにする。 - 特許庁 - By connecting the interconnections 2a and 2c to the delay element 3, the propagation speed of a signal is adjusted.
そして、最上層配線２ａおよび２ｃを遅延素子３に接続することによって、信号の伝搬速度を調節する。 - 特許庁 - To provide a system and method for reducing the effect of Miller capacity of adjacent interconnections in an integrated circuit.
集積回路における隣接する相互接続のミラー容量の影響を減少するシステムと方法を提供する。 - 特許庁 - Using gray-tone exposure technology, interconnections which are partially different in thickness are formed, without having to increase the number of processes.
グレイトーン露光技術を用いて、部分的に厚さの異なる配線を工程数を増加させることなく形成する。 - 特許庁 - To provide club head-shaft interconnections that have the integrity and rigidity of conventional club head-shaft interconnection.
従来型のクラブヘッド対シャフト相互接続の完全性と剛性を備えたクラブヘッド対シャフト相互接続を提供する。 - 特許庁 - To provide a technology to form interconnections which can form a fine interconnection by a simple process while suppressing the cost.
コストを抑えつつ、簡易な工程で微細な配線を形成することが可能な配線形成技術を提供する。 - 特許庁 - MULTI-CHIP MODULE (MCM) POWER QUAD FLAT NO-LEAD (PQFN) SEMICONDUCTOR PACKAGE UTILIZING LEADFRAME FOR ELECTRICAL INTERCONNECTIONS
電気的相互接続のためにリードフレームを用いるマルチチップモジュール（ＭＣＭ）パワー・カッド・フラット・ノーリード（ＰＱＦＮ）半導体パッケージ - 特許庁 - The semiconductor device is provided with a delay element 3 formed in advance so as to be connected to interconnections 2a and 2c in the upper most layers.
最上層配線２ａおよび２ｃに接続可能なように予め形成された遅延素子３を備えている。 - 特許庁 - The conductor plugs 13(P1) are connected, respectively, with first layer interconnections 11s, 11d(M1) which are connected, on the conductor plugs 13(P1), with second layer interconnections 12s, 12d for lining.
その導体プラグ１３（ｐ１）にそれぞれ第１層配線１１ｓ、１１ｄ（Ｍ１）が接続され、さらにそれら第１層配線１１ｓ、１１ｄ（Ｍ１）に対して、導体プラグ１３（ｐ１）上で裏打ち用の第２層配線１２ｓ、１２ｄが接続されている。 - 特許庁 - On the polysilicon resistor 3 between the plugs 5a for resistor and the interconnections 6a for resistor which are formed on both ends of the polysilicon resistor 3, plugs 5b are formed for heat dissipation and interconnections 6b for heat dissipation which is to become heat dissipation conductors.
そして、ポリシリコン抵抗３上の両側に形成された抵抗用プラグ５ａ及び抵抗用配線６ａの間に位置するポリシリコン抵抗３上には、放熱伝導体となる放熱用プラグ５ｂ及び放熱用配線６ｂが形成されている。 - 特許庁 - The weighting unit 21 gives a greater weight to the equivalent fault class or the equivalent fault interconnections included in the equivalent fault class, as the number of the members in the equivalent fault class (hereinbelow referred to as the "number of equivalent fault interconnections") increases.
重み付け部２１は、各等価故障集合又は各等価故障集合に含まれる等価故障配線に対して、各等価故障集合に含まれる要素数（以下「等価故障配線数」という。）が多いものほど大きい重みを付ける。 - 特許庁 - The method of manufacturing the electronic component package 20 comprises processes of forming interconnections 15 and 16 on a substrate 13, mounting an electronic component 10 on the interconnections 15 and 16, sealing the electronic component 10 by a resin 23, and removing the substrate 13.
基体１３上に配線１５，１６を形成する工程と、配線１５，１６上に電子部品１０を実装する工程と、電子部品１０を樹脂２３で封止する工程と、基体１３を除去する工程により電子部品パッケージ２０を形成する。 - 特許庁 - To provide a semiconductor memory device, capable of shortening the access time by disposing interconnections which pass over a memory cell array so as to make the interconnections that connect among a read-enable signal input pad and data I/O pads that are equal in length, to each other.
リードイネーブル信号入力用パッドと複数のデータＩ／Ｏパッドとの間を接続する配線の長さが均等になるようにメモリセルアレイ上を通過させる配線を配置して、アクセスタイムを高速化する半導体記憶装置を提供する。 - 特許庁 - To provide a semiconductor device which prevents direct application of stress by a bump on interconnections inside the semiconductor device while securing a degree of freedom in arrangement of the interconnections, and has an improved electrical reliability for the interconnections; and also to provide a packaging structure using the same, an electro-optical device using the packaging structure, and an electronic apparatus using the electro-optical device.
半導体装置内の配線の配置自由度を確保しながら当該配線にバンプによる応力が直接的にかかることを防止し、その配線の電気的信頼性を向上させた半導体装置、その半導体装置を用いた実装構造体、その実装構造体を用いた電気光学装置及びその電気光学装置を用いた電子機器を提供すること。 - 特許庁 - To provide a semiconductor device which can reduce the chip size without increasing the contact resistance of Al interconnections.
Ａｌ配線のコンタクト抵抗を増大させることなく、チップサイズを小さくすることができる半導体装置を提供すること。 - 特許庁 - To provide a semiconductor device wherein interconnections can be formed in high density without increasing the entire size of the device, and to provide its manufacturing method.
装置全体の大きさを増すことなく高密度配線化が可能な半導体装置及びその製造方法を提供する。 - 特許庁 - That is, the interconnections 11a and 11b are arranged at a space under the bump electrode 8 formed by reducing the size of the pad 10.
すなわち、パッド１０を小さくすることにより形成されたバンプ電極８下のスペースに配線１１ａ、１１ｂを配置する。 - 特許庁 - The invention relates to reconfigurable optical interconnections for opto-electronic processors, scalable computer architectures and scalable network servers.
本発明は、光−電気プロセッサ、スケーラブルコンピュータアーキテクチャ及びスケーラブルネットワークサーバのための再構成可能な光インターコネクションに関する。 - 特許庁 - To provide a method for manufacturing a semiconductor element, capable of eliminating a coupling noise among metal interconnections due to high integration.
高集積化による金属配線間のカップリングノイズを減少させることができる半導体素子の製造方法を提供する。 - 特許庁 - Thereafter, moisture remaining around a portion of the insulating film which is exposed between the interconnections is removed in a vacuum.
その後に、真空中にて絶縁膜における配線間に露出している部分の近傍に残留する水分を除去する。 - 特許庁 - Large, complex SoCs comprise interconnections of various functional blocks, which frequently operate on different clock domains.
大規模で複雑なＳｏＣは様々な機能ブロックの相互接続を含み、それらのブロックはしばしば異なるクロック領域で動作する。 - 特許庁 - A planarized insulation layer is formed on the structure exposing the upper surface of the metallic interconnections.
平坦化した絶縁層は、前記金属製相互接続部の前記上部表面を露出する前記構造の上に形成される。 - 特許庁 - The first dummy pattern is formed away by 0.5 μm or above from signal interconnections adjacent to the pattern in the horizontal and vertical directions.
第１ダミーパターンは、水平方向及び垂直方向に隣接する信号配線から０．５μｍ以上離間して形成する。 - 特許庁 - Items used include: the description of the chip, the information for modeling the sequential elements and interconnections, and the set of parameters of the CM.
使用される項目は：チップの記述、シーケンシャル要素及び相互接続をモデル化するための情報、CMのパラメータ群を含む。 - 特許庁 - A part of the Al interconnections 36 facing the inside of the pad opening 40 is exposed as an electrode pad for external electric connection.
Ａｌ配線３６は、パッド開口４０内に臨む部分が、外部との電気接続のための電極パッドとして露出している。 - 特許庁 - A circuit design device 40 determines the placement of elements and interconnections included in a circuit, on the basis of connection information of the circuit.
回路設計装置４０は、回路の接続情報に基づいて回路に含まれる素子及び配線の配置を決定する。 - 特許庁 - To provide a high-reliability semiconductor device which can prevent the occurrence of migration due to deposition of metallic ions from interconnections.
配線からの金属イオンの析出によるマイグレーション発生を防止できる、高信頼性の半導体装置を提供する。 - 特許庁
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