「MB1」を含む例文一覧(64)

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  • The low two bits of b encode button information: 0=MB1 pressed, 1=MB2 pressed, 2=MB3 pressed, 3=release.
    b の低位の2ビットにはボタン情報がエンコードされる:0=MB1 が押された, 1=MB2 が押された, 2=MB3 が押された, 3=離された。 - JM
  • On the first magnetic body MB1, the insulating film 3 is formed.
    第１の磁性体ＭＢ１上に絶縁膜３が形成されている。 - 特許庁
  • In a first test mode to test the macro book MB1, SEL1 outputs the signal M1OUT from MB1 to the first input of the SEL2, and the SEL2 outputs the signal SQ from the SEL1 to the MB1.
    ＭＢ１をテストする第１のテストモードでは、ＳＥＬ１がＭＢ１からの信号Ｍ１ＯＵＴをＳＥＬ２の第１の入力に出力し、ＳＥＬ２がＳＥＬ１からの信号ＳＱをＭＢ１に出力する。 - 特許庁
  • The semiconductor device includes memory blocks MB1 and MB2 and a redundancy determination circuit 25 that enters normal operation mode for accessing one of memory blocks MB1 and MB2 and refresh mode for simultaneously accessing both of the memory blocks MB1 and MB2.
    メモリブロックＭＢ１，ＭＢ２と、メモリブロックＭＢ１，ＭＢ２のいずれか一方にアクセスする通常動作モードと、メモリブロックＭＢ１，ＭＢ２の両方に同時にアクセスするリフレッシュモードにエントリ可能な冗長判定回路２５を備える。 - 特許庁
  • The semiconductor memory device includes: memory blocks MB1 and MB2; a redundancy determining circuit 100 for entering in a parallel test mode in which both the memory blocks MB1 and MB2 are simultaneously accessed; and a verifying circuit 22 for verifying data read from the memory blocks MB1 and MB2.
    メモリブロックＭＢ１，ＭＢ２と、メモリブロックＭＢ１，ＭＢ２の両方に同時にアクセスするパラレルテストモードにエントリ可能な冗長判定回路１００と、メモリブロックＭＢ１，ＭＢ２から読み出されたデータを検証する検証回路２２とを備える。 - 特許庁
  • A common mode choke coil CC is provided with a first magnetic body MB1, a second magnetic body MB2, and a layer structure LS positioned between the first and second magnetic bodies MB1 and MB2.
    コモンモードチョークコイルＣＣは、第１の磁性体ＭＢ１と、第２の磁性体ＭＢ２と、第１，２の磁性体ＭＢ１，ＭＢ２の間に位置する層構造体ＬＳと、を備えている。 - 特許庁
  • To the head macro block MB1, each of all the prediction modes is evaluated.
    先頭のマクロブロックＭＢ１に対しては、全ての予測モードそれぞれが評価される。 - 特許庁
  • Then, the relevant sound pressure proportional amount is subtracted from sound collection beam signals MB1-MB8.
    そして、当該音圧比例量を各収音ビーム信号ＭＢ１〜ＭＢ８から減算する。 - 特許庁
  • Then, a prediction mode with the lowest cost is determined as the prediction mode to MB1.
    そして、最もコストの小さい予測モードがＭＢ１に対する予測モードとして決定される。 - 特許庁
  • In the case that the condition is not satisfied, that is, call origination from the mobile communication terminal MB1 is not limited, origination of the call from the mobile communication terminal MB1 to another communication terminal is permitted.
    条件を満たさない場合、すなわち移動通信端末ＭＢ１による発信が制限されない場合には、移動通信端末ＭＢ１から他の通信端末への発信を許可する。 - 特許庁
  • The through hole TH is filled with a magnetic paste, and a green magnetic core body GC is formed in the laminate MB1 so as to project from the main surface MB1a of the laminate MB1.
    貫通孔ＴＨ内に磁性体ペーストを充填し、積層体ＭＢ１の主面ＭＢ１ａから突出するようにグリーン磁性芯体ＧＣを積層体ＭＢ１に形成する。 - 特許庁
  • A statistical value calculation part 12 specifies macroblocks MB1 to MB8 positioned around an object macroblock MBt and calculates a minimum average value of activities of the macroblocks MB1 to MB8.
    統計値算出部１２は、対象マクロブロックＭＢｔの周囲にあるマクロブロックＭＢ１〜ＭＢ８を特定し、マクロブロックＭＢ１〜ＭＢ８のアクティビティの最小平均値を算出する。 - 特許庁
  • In this slot machine, a main control base MB1 for a reel rotating type slot machine is used.
    このスロットマシンには、リール回転式スロットマシン用の主制御基板ＭＢ１が転用されている。 - 特許庁
  • In a step 380, new values B1, B2 are written in the memories MB1, MB2 of the EEPROM 19.
    ステップ380では、新しい値Ｂ１、Ｂ２をＥＥＰＲＯＭ１９のメモリＭＢ１、ＭＢ２に書き込む。 - 特許庁
  • For mode judgment of a macro block MB2, a mode judgment result of MB1 just before it is utilized.
    マクロブロックＭＢ２のモード判定には、その直前のＭＢ１のモード判定結果が利用される。 - 特許庁
  • The data stored in the memory cells 1 of the memory blocks MB1-MB(2^N-1) is read out to generate the digital code DC.
    メモリブロックＭＢ１〜ＭＢ（２^Ｎ−１）のメモリセル１の記憶データを読み出してデジタルコードＤＣを生成する。 - 特許庁
  • Afterwards, pieces of data of MB1, MB3, MB0 and MB4 are arranged to SB2, SB3, SB4 and SB5 respectively.
    以下、ＳＢ２、ＳＢ３、ＳＢ４およびＳＢ５に対して、ＭＢ１、ＭＢ３、ＭＢ０、ＭＢ４のデータをそれぞれ配する。 - 特許庁
  • The longitudinal width of the color filter blank part 24 is longer at a position far away from the light blocking layer MB1 than at a position close to it.
    そして、カラーフィルタブランク部２４の縦幅は、遮光層ＢＭ１に近い位置よりも遠い位置の方が長い。 - 特許庁
  • Data input/output pad parts 3a, 3b, 3c, 3d, which correspond respectively to memory blocks MB1 to MB4 and which are near the corresponding memory blocks, are arranged in the central region between the memory blocks MB1, MB3 and the memory blocks MB2, MB4.
    メモリブロックＭＢ１およびＭＢ３とメモリブロックＭＢ２およびＭＢ４の間の中央領域にメモリブロックＭＢ１〜ＭＢ４それぞれに対応しかつ対応のメモリブロック近傍にデータ入出力パッド部３ａ，３ｂ，３ｃ，３ｄがそれぞれ配置される。 - 特許庁
  • When erasing the data, the bit of address k in MB0 and the bit of address k+n in MB1 are simultaneously erased.
    データの消去時には、ＭＢ０内のアドレスｋのビットとＭＢ１内のアドレスｋ＋ｎのビットが同時に消去される。 - 特許庁
  • Audio signals MB1, MB2 collected in the wide area are used as an audio signal MB0 for collecting voices.
    そして、広範囲に収音した音声信号ＭＢ１，ＭＢ２は、音声収音用の音声信号ＭＢ０として用いられる。 - 特許庁
  • Images Mb1 and Mb2 formed on the surface 30A of the second plate body 30 are kept substantially transparent.
    第２板状体３０の表面３０Ａに形成されている像Ｍｂ１，Ｍｂ２が略透明な状態のまま保持される。 - 特許庁
  • In a deinterleaver 4, a memory 6 having memory capacity of one superframe is constituted by using six memory blocks MB1 to MB6.
    デインターリーバ４において、６つのメモリブロックＭＢ１〜ＭＢ６で１スーパーフレーム分のメモリ容量を有するメモリ６を構成する。 - 特許庁
  • The communication control system CC1 is included in a mobile communication network and determines whether a condition of a mobile communication terminal MB1 at the time of originating a call satisfies a condition indicated by origination limitation information or not in response to origination of the call from the mobile communication terminal MB1 to another communication terminal.
    通信制御システムＣＣ１は移動通信網に含まれており、移動通信端末ＭＢ１から他の通信端末への発信に応じて、移動通信端末ＭＢ１の発信時の状況が発信制限情報の示す条件を満たすか否かを判断する。 - 特許庁
  • The motion vector detecting apparatus detects motion vectors MVA, MVB on the basis of a macro block MB1 and an offset block MB2 formed by being offset from the macro block MB1 and selectively outputs the motion vector MVA or MVB on the basis of inter-field difference values DFD A, DFD B or inter-frame difference values.
    本発明は、マクロブロックＭＢ１と、このマクロブロックＭＢ１に対してオフセットさせてなるオフセットブロックＭＢ２とにより動きベクトルＭＶＡ、ＭＶＢを検出し、これらの動きベクトルＭＶＡ、ＭＶＢをフィールド間差分値ＤＦＤ Ａ、ＤＦＤ Ｂ又はフレーム間差分値により選択出力する。 - 特許庁
  • As performance modes for the time when a variable short state is not imparted, the game machine includes a performance mode MB1 which is a high probability latent mode to be shifted to with a 2R probability variable jackpot or a small winning as a trigger, and a high probability establishment mode to be shifted to only by winning in shift drawing during the performance MB1.
    変短状態が付与されていない時の演出モードとして、２Ｒ確変大当りや小当りを契機に移行する高確率潜伏モードである演出モードＭＢ１と、演出モードＭＢ１中の移行抽選に当選することのみによって移行する高確率確定モードを備える。 - 特許庁
  • In an intercolor misregister amount detecting method, a sky directional reference register mark MB1 including a line L1 and a blank portion L2 contacting the line L1 is printed with black (a reference color).
    ラインＬ１とこのラインＬ１に接する空白部Ｌ２とを含む天方向基準レジスタマークＭＢ１をブラック（基準色）で印刷する。 - 特許庁
  • The AD converter for converting an analog voltage Vin to an N-bit digital code DC includes memory blocks MB1-MB(2^N-1).
    このＡＤコンバータは、アナログ電圧ＶｉｎをＮビットのデジタルコードＤＣに変換するものであり、メモリブロックＭＢ１〜ＭＢ（２^Ｎ−１）を備える。 - 特許庁
  • A macro block MB2 including a physical layer circuit PHY for communication perform transmission/reception to/from a macro block MB1 at a clock frequency CF1.
    通信用の物理層回路ＰＨＹを含むマクロブロックＭＢ２は送受信処理をマクロブロックＭＢ１との間でクロック周波数ＣＦ１で行う。 - 特許庁
  • When the calculated cost is the cost of MB1 or less, the initial prediction mode becomes the prediction mode of MB2 and evaluation to other prediction mode is omitted.
    算出されたコストがＭＢ１のコスト以下である場合、初期予測モードがＭＢ２の予測モードとなり、他の予測モードに対する評価は省略される。 - 特許庁
  • First to third step motor rotation control signals outputted from the main control base MB1 are respectively inputted to reel emulator circuits 40A, 40B and 40C.
    主制御基板ＭＢ１から出力される第１〜第３ステップモータ回転制御信号は、それぞれリールエミュレータ回路４０Ａ，４０Ｂ，４０Ｃに入力される。 - 特許庁
  • In a first data compression test mode for invalidating the error correction function, first test data TWD1 is written in a first regular memory block MB1.
    誤り訂正機能を無効にする第１データ圧縮試験モード中に、第１試験データＴＷＤ１は、第１レギュラーメモリブロックＭＢ１に書き込まれる。 - 特許庁
  • The two memory blocks MB1 and MB2 are selected and arrayed in an X direction and a data code sequence of a 0.5 superframe is read out in the X direction.
    ２つのメモリブロックＭＢ１，ＭＢ２を選択してＸ方向に配列し、Ｘ方向に向かって０．５スーパーフレーム分のデータコード列の読出を行なう。 - 特許庁
  • The second support wall Mb is separately formed into an upper wall Mb1 for supporting the first shift mechanism 8 and the second shift mechanisms 9, 10 and a lower wall Mb2 for supporting the front wheel takeout shaft 55, and the opening 57 opened in the vertical direction and the longitudinal direction is formed between the upper wall Mb1 and the lower wall Mb2.
    第２支持壁Ｍｂを、第１変速機構８及び第２変速機構９、１０を支持する上部壁部Ｍｂ１と、前輪動力取出軸５５を支持する下部壁部Ｍｂ２とに分離形成し、上部壁部Ｍｂ１と下部壁部Ｍｂ２との間に上下方向及び前後方向に開放した開口５７を形成する。 - 特許庁
  • Since the quantization step value Qt reflects the distribution of the activities of the macroblocks MB1 to MB8, it is possible to suppress a local change of the quantization step value Qt.
    量子化ステップ値Ｑｔに、マクロブロックＭＢ１〜ＭＢ８のアクティビティの分布状況が反映されるため、量子化ステップ値Ｑｔの局所的な変化が抑制される。 - 特許庁
  • In this case, the prediction mode determined to MB1 is selected as an initial prediction mode and cost in which MB2 is encoded by the initial prediction mode is first calculated.
    この場合、ＭＢ１に対して決定された予測モードが初期予測モードに選定され、その初期予測モードでＭＢ２を符号化した場合のコストが最初に算出される。 - 特許庁
  • The device for determining geometric quantity at least from a first field (MB1) and the geometric quantity from a second field (MB2), distant from the first field (MB1), of a transparent object or a diffusing object includes the coherence tomographic apparatus having an object arm, a reference arm, a detector arm, and a light source (ALQ) emitting light.
    透明物体又は拡散物体の少なくとも第１の領域（ＭＢ１）からの幾何学量及び第１の領域（ＭＢ１）から離れた第２の領域（ＭＢ２）からの幾何学量を確定するデバイスは、物体アーム、基準アーム、検出器アーム、及び光を放出する光源（ＡＬＱ）を有するコヒーレンス断層撮影装置を備える。 - 特許庁
  • The thin-film magnetic material storage device includes N memory banks MB1 to MBN, M (M>N) data read circuits RDV1 to RDVM and M data write circuits WDV1 to WDVM.
    薄膜磁性体記憶装置には、Ｎ個のメモリバンクＭＢ１〜ＭＢＮと、Ｍ個ずつ（Ｍ＞Ｎ）のデータ読出回路ＲＤＶ１〜ＲＤＶＭおよびデータ書込回路ＷＤＶ１〜ＷＤＶＭとを含み。 - 特許庁
  • When the macroblocks MB1 to MB8 are flat and the minimum average value is smaller than an activity of the object macroblock MBt, the minimum average value is set as an adjustment value.
    マクロブロックＭＢ１〜ＭＢ８が平坦であり、かつ、最小平均値が対象マクロブロックＭＢｔのアクティビティよりも小さければ、最小平均値が調整値として設定される。 - 特許庁
  • In a second memory block MB1 adjacent to the MB0, addresses n to 2n-1 are assigned to the first bits of the memory cell MC respectively, and addresses 0 to n-1 are assigned to the second bits.
    ＭＢ０に隣接する第２メモリブロックＭＢ１において、メモリセルＭＣの第１ビットにはそれぞれｎ〜２ｎ−１のアドレスを、第２ビットには０〜ｎ−１のアドレスを割り当てる。 - 特許庁
  • Difference between transfer delay time owing to a difference of distances from the pad can be canceled by a difference between operation delay time of the memory arrays, thereby increasing the overall speed of the MB1.
    これによって、このパッドからの距離の違いに伴う伝送遅延時間の差分を各メモリアレイの動作遅延時間の差分で相殺することができ、ＭＢ１全体として高速化が図れる。 - 特許庁
  • Two write current control lines (WCL1 and /WCL1, WCL2 and /WCL2) are arranged respectively along a row direction at both sides of respective memory blocks MB1 to MB3.
    各メモリブロックＭＢ１〜ＭＢ３の両側に、行方向に沿って２本の書込電流制御線（ＷＣＬ１および／ＷＣＬ１，ＷＣＬ２および／ＷＣＬ２）がそれぞれ配置される。 - 特許庁
  • The common mode choke coil CC includes first through fifth insulation layers 3, 7, 11, 15, 19 and an adhesive layer 21 laid in layers between a first magnetic substrate MB1 and a second magnetic substrate MB2.
    コモンモードチョークコイルＣＣは、第１磁性基板ＭＢ１と第２磁性基板ＭＢ２との間に、第１〜５絶縁層３，７，１１，１５、１９、及び接着層２１を積層したものである。 - 特許庁
  • For example, when a plurality of memory arrays ARY[0]-ARY[3] are provided in a memory block MB1, the sizes A[0]-A[3] of the ARY[0]-ARY[3] are different stepwise.
    例えば、メモリブロックＭＢ１内に複数のメモリアレイＡＲＹ［０］〜ＡＲＹ［３］が備わった構成において、ＡＲＹ［０］〜ＡＲＹ［３］のサイズＡ［０］〜Ａ［３］が段階的に異なるように形成される。 - 特許庁
  • Detection areas Ma1-Ma14 corresponding to one pyroelectric element 2a are formed in a nearly annular shape to enclose the circumference of detection areas Mb1-Mb4 corresponding to the other pyroelectric element 2b.
    一方の焦電素子２ｂに対応する検知エリアＭｂ１〜Ｍｂ４の周囲を取り囲むように、他方の焦電素子２ａに対応する検知エリアＭａ１〜Ｍａ14が略環状に形成してある。 - 特許庁
  • Macro blocks MB0 and MB4 are included in areas of both sides of one screen, a macro block MB2 is included in the center part of the screen, and macro blocks MB1 and MB3 are included between the center and the edges.
    マクロブロックＭＢ０およびＭＢ４は、１画面の両側のエリアに含まれており、ＭＢ２が画面の中央部に含まれており、ＭＢ１およびＭＢ３が中央と端との間の部分に含まれている。 - 特許庁
  • Further, a DL driver 14 for the memory block MB2 is configured with transistors 22 and 23, a size of the access transistor 19 in the memory block MB1 is made appropriate, and the driver transistor 23 is arranged in an open area.
    また、メモリブロックＭＢ２用のＤＬドライバ１４をトランジスタ２２，２３で構成し、メモリブロックＭＢ１内のアクセストランジスタ１９のサイズを適正化し、空いた領域にドライバトランジスタ２３を配置する。 - 特許庁
  • In this MRAM, a DL driver 10 for a memory block MB1 is configured with transistors 20 and 21, a size of an access transistor 19 in a memory block MB2 is adjusted, and the driver transistor 21 is arranged in an open area.
    このＭＲＡＭでは、メモリブロックＭＢ１用のＤＬドライバ１０をトランジスタ２０，２１で構成し、メモリブロックＭＢ２内のアクセストランジスタ１９のサイズを適正化し、空いた領域にドライバトランジスタ２１を配置する。 - 特許庁
  • Consequently, it is possible to perform two-way loud-voice speech communication with volume equivalent to that of one-to-one speech communication while suppressing the generation of abnormal noise when the master unit MA performs one-to-multiple speech communication with a plurality of secondary master units MB1 to MB3.
    その結果、親機ＭＡと複数台の副親機ＭＢ１，…との間で１対多の通話を行う際に異音の発生を抑えつつ１対１の通話と同等の音量で双方向の拡声通話が可能になる。 - 特許庁
  • A control unit 28 inputs the decision results of the speech detector 27, and sets an encoder 29 so that when a high-level pickup beam signal MB1 is clipped, a low-level pickup beam signal MB2 is outputted to the outside.
    制御部２８は、音声検出器２７の判定結果を入力し、高レベルの収音ビーム信号ＭＢ１がクリップした場合には、低レベルの収音ビーム信号ＭＢ２が外部に出力されるようにエンコーダ２９に設定する。 - 特許庁
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