「MP2」を含む例文一覧(128)
＜前へ 1 2 3- The reference output common voltage Voutcm-ideal of the replica circuit 4 is set in such a way that a potential difference between the power supply voltage Vdd and an output common voltage Voutcm becomes a value lower than a threshold voltage Vth of the diode-connected PMOS transistors MP1 and MP2.
電源電圧Ｖddと出力コモン電圧Ｖoutcmとの電位差がダイオード接続されたＰＭＯＳトランジスタＭＰ１及びＭＰ２の閾値電圧Ｖthよりも低い値となるように、レプリカ回路４の基準出力コモン電圧Ｖoutcm_idealを設定する。 - 特許庁 - A pulse signal observed at an observation point MP2 after passing through the high pass filter circuit HPF, is provided with time waveform in which an "H" level set as a positive potential and an "L" level set as a negative potential are alternately repeated according to carrier frequency.
ハイパスフィルタ回路ＨＰＦを通過後の観測点ＭＰ２で観測されるパルス信号は、正電位に設定される「Ｈ」レベルと負電位に設定される「Ｌ」レベルとがキャリア周波数に従って交互に繰返される時間波形を有する。 - 特許庁 - A PMOS transistor MP1 and an NMOS transistor MN1 are mounted on a die pad DP1 integrated with an external lead DD1, and a PMOS transistor MP2 and an NMOS transistor MN2 are mounted on a die pad DP2 integrated with an external lead DD2, for example.
例えば、外部リードＤＤ１と一体化されたダイパッドＤＰ１上にＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１を搭載し、外部リードＤＤ２と一体化されたダイパッドＤＰ２上にＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ２を搭載する。 - 特許庁 - For example, a constant current circuit IS is set, which is provided with a startup circuit ST-UP, a current bias circuit IBIAS, a temperature correction circuit T-CPS, switch circuits SW1 and SW2, precharge circuits PC1 and PC2, and PMOS transistors MP1 and MP2.
例えば、スタートアップ回路ＳＴ−ＵＰと、電流バイアス回路ＩＢＩＡＳと、温度補正回路Ｔ−ＣＰＳと、スイッチ回路ＳＷ１，ＳＷ２と、プリチャージ回路ＰＣ１，ＰＣ２と、ＰＭＯＳトランジスタＭＰ１，ＭＰ２を備えた定電流回路ＩＳを設ける。 - 特許庁 - A film board FB with a semiconductor integrated circuit chip (hereinafter referred to as "chip") CP bonded is placed on a first reinforcing metal plate MP1 via a first sealing resin, and a second reinforcing metal plate MP2 is placed on the chip CP via a second sealing resin.
半導体集積回路チップ（以下、「チップ」という）ＣＰが接着されたフィルム基板ＦＢを第１封止用樹脂を介して第１補強用金属板ＭＰ１の上に載置し、第２封止用樹脂を介してチップＣＰ上に第２補強用金属板ＭＰ２を配する。 - 特許庁 - When the user's own car position mark and a cursor mark become impossible to be displayed within a map picture MP1 of a map scale MS1 by the scroll operation by the user, the navigator automatically changes the picture to a map picture MP2 of a map scale MS2 enough to display both marks on the same screen.
ユーザーの地図スクロール操作によって、地図縮尺ＭＳ１の地図画像ＭＰ１内に自車位置マークとカーソルマークが表示できなくなるとき、同一画面上に表示できるような地図縮尺ＭＳ２の地図画像ＭＰ２に自動的に変更する。 - 特許庁 - Furthermore, the level shifter circuit with the latch function 4d is configured of two pieces of 3V-system MOS transistors constituting seven pieces of 10V-system MOS transistors MP1, MP2 and MN1 to MN5 and an inverter INV1, thus reducing the layout area more than before.
また、ラッチ機能付きレベルシフタ回路４ｄは、７個の１０Ｖ系のＭＯＳトランジスタＭＰ１・ＭＰ２・ＭＮ１〜ＭＮ５およびインバータＩＮＶ１を構成する２個の３Ｖ系のＭＯＳトランジスタで構成されるので、従来に比べレイアウト面積を縮小できる。 - 特許庁 - Between a node N1 as a first output section and a power source Vdd, PMOS transistors MP1 and MP3 are interposed in parallel with each other and between a node N2 as a second output section and the power source Vdd, PMOS transistors MP2 and MP4 are interposed in parallel with each other.
第１の出力部であるノードＮ１と電源Ｖddとの間にＰＭＯＳトランジスタＭＰ１及びＭＰ３が互いに並列に介挿され、第２の出力部であるノードＮ２と電源Ｖddとの間にＰＭＯＳトランジスタＭＰ２及びＭＰ４が互いに並列に介挿される。 - 特許庁 - Each of two multiturn units includes multiturn code supporters 21, 31.1 (and 31.2) and multiturn evaluating units 24 and 34 converting created multiturn position signals MP1 and MP2 into multiturn code words MC1 and MC2 expressing the number of revolutions of an input shaft W.
２つのマルチ・ターン・ユニットはそれぞれ、マルチ・ターン・コード支持体２１、３１．１（及び３１．２）と、生成されたマルチ・ターン位置信号ＭＰ１、ＭＰ２を、入力軸Ｗの回転数を表すマルチ・ターン符号語ＭＣ１、ＭＣ２へ変換するためのマルチ・ターン評価ユニット２４、３４を含む。 - 特許庁 - In a method for manufacturing a light guide plate 20 according to the present embodiment, a pair of resin members, a first resin member B1 and a second resin member B2 are molded together, using resin member molding tools MP1 and MP2 each having both of a first molding section PP1 and a second molding section PP2 in a resin member molding process.
本実施形態の導光板２０の製造方法では、樹脂部材成形工程において、第１成形部ＰＰ１と第２成形部ＰＰ２との双方を有する樹脂部材成形型ＭＰ１，ＭＰ２によって一括して一対の第１及び第２樹脂部材Ｂ１，Ｂ２が成形される。 - 特許庁 - When an input signal (i) varies from a low level to a high level, this switch control 200 makes a 2nd P channel MOS transistor MP2 of the 2nd output 300 turn off (Fig. 2 (l)) and a 2nd N channel MOS transistor MN2 remains on (Fig. 2 (m)).
この駆動切換制御部２００により、入力信号ｉがローレベルからハイレベルに変化する場合は、第２出力部３００の第２のＰチャネルＭＯＳトランジスタＭＰ２はオン状態からオフ状態に変化し（図２（ｌ））、第２のＮチャネルＭＯＳトランジスタＭＮ２は、オフ状態を維持する（図２（ｍ））。 - 特許庁 - The trimming circuit 2 is provided with at least one pair of second transistors MP11, MP21 connected in parallel to a first pair of transistors MP1, MP2 and a first pair of resistors R1, R2 within the main buffer circuit 1 between a first electric power supply VDD and the pair of output terminals 31, 32.
トリミング回路２は、第１電源ＶＤＤと出力端子対３１、３２との間に、メインバッファ回路１内の第１トランジスタ対ＭＰ１、ＭＰ２及び第１抵抗対Ｒ１、Ｒ２に対して並列に接続された少なくとも１つの第２トランジスタ対ＭＰ１１、ＭＰ２１を備える。 - 特許庁 - A semiconductor integrated circuit chip device CPD of an integrated structure of the chip CP, first and second reinforcing metal plates MP1 and MP2 and second sealing resin (sealing resin part SP) is packaged in jacket resin boards OP of a semiconductor integrated circuit card.
そしてチップＣＰ、第１及び第２補強用金属板ＭＰ１，ＭＰ２、並びに第２封止用樹脂（封止用樹脂部ＳＰ）が一体構造とされた半導体集積回路チップ装置ＣＰＤを半導体集積回路カードの外装樹脂基板ＯＰ,ＯＰ内に装填する。 - 特許庁 - Between a node N1 as a first output section and a power source Vdd, PMOS transistors MP1 and Mp3 are interposed in parallel with each other and between a node N2 as a second output section and the power source Vdd, PMOS transistors MP2 and MP4 are interposed in parallel with each other.
第１の出力部であるノードＮ１と電源Ｖddとの間にＰＭＯＳトランジスタＭＰ１及びＭＰ３が互いに並列に介挿され、第２の出力部であるノードＮ２と電源Ｖddとの間にＰＭＯＳトランジスタＭＰ２及びＭＰ４が互いに並列に介挿される。 - 特許庁 - The wiring board is constituted such that it is pressed by sandwiching a main core 2, a ceramic sub-core 3 accommodated in a sub-core accommodation 25, an auxiliary board AB laid in a first principal surface MP1 side, and an stacking object consisting of sheet material S provided in a second principal surface MP2 by using a pair of pressurizing rollers GR.
コア本体２、副コア収容部２５に収容されたセラミック副コア３、第１主面ＭＰ１側に載置された補助板ＡＢ、第２主面ＭＰ２に設けられたシート材Ｓにより構成される積重物を、一対の加圧ローラＧＲで挟持することにより加圧を行う。 - 特許庁 - The master piston MP1 or an auxiliary piston MP2 is properly selected, or distance between both is properly adjusted, so that when the auxiliary piston moves ahead for more than a second stroke that is larger than the first stroke by a prescribed distance, communication between a simulator chamber C4 and the atmospheric pressure chamber C2 can be disconnected.
マスタピストンＭＰ１又は補助ピストンＭＰ２を適宜選択し、あるいは両者間の距離を適切に調整することにより、補助ピストンが、第１のストロークより所定距離だけ大の第２のストローク以上前方に移動したときには、シミュレータ室Ｃ４と大気圧室Ｃ２との連通を遮断し得るように構成する。 - 特許庁 - In order to shield a high frequency signal transmitted through a signal through hole conductor 30, the inner surface of the shield through hole 112 is covered with a shield through hole conductor 130 connecting a face conductor on the first major surface MP1 side of the planar core 2 and a face conductor on the second major surface MP2 side.
信号用スルーホール導体３０を伝送される高周波信号をシールドするために、該シールド用スルーホール１１２の内面が、該板状コア２の第一主表面ＭＰ１側の面導体と第二主表面ＭＰ２側の面導体とを接続するシールド用スルーホール導体１３０により覆われている。 - 特許庁 - The BTL circuit has a NOR circuit NOR1 which receives an input signal of an input terminal VIN, a signal obtained by inversely delaying a gate potential of the transistor MP1 and a signal of a gate potential of the transistor MN2, and feedbacks an output to the gate of the transistor MN1 with a phase as it is and inversely feedbacks the output to the gate of the transistor MP2.
入力端子ＶＩＮの入力信号とトランジスタＭＰ１のゲート電位を反転遅延させた信号とトランジスタＭＮ２のゲート電位の信号とを入力して、出力を、トランジスタＭＮ１のゲートにそのままの位相で帰還させ、トランジスタＭＰ２のゲートに反転して帰還させるノア回路ＮＯＲ１を有する。 - 特許庁 - The BTL circuit also has a NAND circuit NAND1 which receives the input signal of the input terminal VIN, a signal obtained by inversely delaying a gate potential of the transistor MN1 and a signal of the gate potential of the transistor MP2, and feedbacks an output to the gate of the transistor MP1 with a phase as it is and inversely feedbacks the output to the transistor MN2.
また、入力端子ＶＩＮの入力信号とトランジスタＭＮ１のゲート電位を反転遅延させた信号とトランジスタＭＰ２のゲート電位の信号とを入力して、出力を、トランジスタＭＰ１のゲートにそのままの位相で帰還させ、トランジスタＭＮ２に反転して帰還させるナンド回路ＮＡＮＤ１を有する。 - 特許庁 - When the extension of a music file stored in a storage medium is decided to be [mp3] (ST103) and the data format of the music file is decided to be [MPEG-BC] (ST104), [(BC)] is added to the file name of the music file and the extension of the music file is changed to [mp2] (ST106).
記憶媒体に記憶された楽曲ファイルの拡張子が「ｍｐ３」であると判定され（ＳＴ１０３）、且つ、その楽曲ファイルのデータ形式が「ＭＰＥＧ−ＢＣ」であると判定される（ＳＴ１０４）と、楽曲ファイルのファイル名に「（ＢＣ）」を付記するとともに、楽曲ファイルの拡張子を「ｍｐ２」に変更する（ＳＴ１０６）。 - 特許庁 - In a flat core 2, in order to shield the high frequency signal transmitted in a through hole conductor 30 for a signal which penetrates the core 2 in a direction of the thickness, through hole conductor 130 is formed for shielding to connect the surface conductor of a first main surface MP1 side and the surface conductor of a second main surface MP2 side of the core 2.
板状コア２には該板状コア２を板厚方向に貫く信号用スルーホール導体３０を伝送される高周波信号をシールドするために、該板状コア２の第一主表面ＭＰ１側の面導体と第二主表面ＭＰ２側の面導体とを接続するシールド用スルーホール導体１３０が形成されている。 - 特許庁 - The semiconductor integrated circuit device comprises for example: T switch circuits TS[k] disposed between input ports A[k] and an input terminal Ain of an analog-digital conversion circuit ADC and each including PMOS transistors MP1, MP2, MPc and NMOS transistors MN1, MN2, MNc; and a PMOS transistor MPu for pre-charging Ain to a supply voltage VCCA.
例えば、入力ポートＡ［ｋ］とアナログ・ディジタル変換回路ＡＤＣの入力端子Ａｉｎの間に設けられＰＭＯＳトランジスタＭＰ１，ＭＰ２，ＭＰｃおよびＮＭＯＳトランジスタＭＮ１，ＭＮ２，ＭＮｃを含んだＴ型スイッチ回路ＴＳ［ｋ］と、Ａｉｎを電源電圧ＶＣＣＡにプリチャージするＰＭＯＳトランジスタＭＰｕを備える。 - 特許庁 - The gate electrode of a second P-channel MOSFET (MP2) for cutting stand-by leakage currents is formed of a non-doped silicon film (non-doped silicon gate), and the gate electrodes of a first P-channel MOSFET (MP1) and an N-channel MOSFET (MN1) constituting an input amplifier are formed of impurity-doped silicon films.
スタンバイ時のリーク電流カット用の第２のＰチャネル型ＭＯＳＦＥＴ（ＭＰ２）については、そのゲート電極を不純物をドープしないシリコン膜で形成し（ノンドープト・シリコンゲート）、入力アンプを構成する第１のＰチャネル型ＭＯＳＦＥＴ（ＭＰ１）及びＮチャネル型ＭＯＳＦＥＴ（ＭＮ１）については、不純物をドープしたシリコン膜で形成する。 - 特許庁 - Light emitting layers 24 of AlGaInP are epitaxially grown on the second main surface MP2 of the light layer growth preparation layer of the complex board 50, while layer growth in regions other than the unit preparation layers 8 is inhibited by the growth inhibiting gaps 11, for the formation of a light emitting layer unit growth section 13 on each of the unit preparation layers 8.
そして、ＡｌＧａＩｎＰからなる発光層部２４を、複合基板５０の発光層成長準備層の第二主表面ＭＰ２に対し、各単位準備層８外の領域での層成長を成長抑制用空隙１１により抑制しつつエピタキシャル成長させることにより、各単位準備層８上に発光層単位成長部１３を形成する。 - 特許庁 - This light emitting element 100 has a structure in which the light emitting layer 24 is stuck to the main surface MP2 of a conductive n-type single-crystal Si substrate 7 through an Au layer 40 on the Si substrate side 7 and an ITO layer (transparent conductive oxide layer for joining) 10 which is in contact with the Au layer 40 and on the light emitting layer 24 side.
発光素子１００は、導電性基板であるｎ型Ｓｉ単結晶基板７の主表面ＭＰ２上に、該ｎ型Ｓｉ単結晶基板７側のＡｕ層４０と、これと接する発光層部２４側のＩＴＯ層（接合用透明導電性酸化物層）１０とを介して、発光層部２４が貼り合わされた構造を有する。 - 特許庁 - A switch SW is used to select either section from the amplifier circuits AK1, AK2 and to feed it back to the inverting input terminal of an amplifier AMP 2 being a component of the 2nd stage integration circuit, then the sharpness Q of the filter circuit can be adjusted by selecting a feedback amount without changing the gain of the amplifiers MP1, MP2.
スイッチＳＷにより、増幅回路ＡＫ１，ＡＫ２の何れかの出力信号を選択して、２段目の積分回路を構成するアンプＡＭＰ２の反転入力端子に帰還するので、各々のアンプＡＭＰ１，ＡＭＰ２の利得を変更せずに、帰還量を切り換えることによってフィルタ回路の尖鋭度Ｑを調整できる。 - 特許庁 - The vertical loads Wfo-Wri are estimated based on fluctuation factors of the vertical loads Wfo-Wri in a vicinity of the critical factor of a vehicle such as the first pitch moment Mp1 generated when the vehicle makes a turn by the inclination of the principal axis of inertia of a roll, and the second pitch moment Mp2 generated when the vehicle makes a turn by the gyro effect.
ロール慣性主軸の傾きにより車両旋回時に発生する第１ピッチモーメントＭｐ１や、ジャイロ効果により車両旋回時に発生する第２ピッチモーメントＭｐ２といった、車両の限界挙動付近における接地荷重Ｗｆｏ〜Ｗｒｉの変動要因に基づいて当該接地荷重Ｗｆｏ〜Ｗｒｉを推定するようにした。 - 特許庁 - NMOS transistors MN4, MN5, MN6 which are limiting elements for limiting an amplitude of an oscillation output, are serially inserted on the drain side of constant current sources, so that the amplitude of the oscillation output resulting from constant current charge or constant current discharge from PMOS transistors MP1, MP2, MP3 which are the constant current sources within the oscillation circuit, can be fixed regardless of the oscillation frequency.
発振回路内の定電流源であるＰＭＯＳトランジスタＭＰ１，ＭＰ２，ＭＰ３からの定電流充電、または定電流放電による発振出力の振幅が、発振周波数によらず一定になるように、該発振出力の振幅を制限する制限素子であるＮＭＯＳトランジスタＭＮ４，ＭＮ５，ＭＮ６を、上記定電流源ＭＰ１，ＭＰ２，ＭＰ３のドレイン側に直列に挿入する。 - 特許庁
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