「Memory Controller」を含む例文一覧(4967)
＜前へ 1 2 .... 26 27 28 29 30 31 32 33 34 .... 99 100 次へ＞- To enable any wrong fitting of a memory device to a controller to be detected with a limited increase in cost without the need to dispose any additional component between the memory device and the controller and, even if the memory device is found wrongly fitted to the controller, a storage array to be correctly recognized as it is without requiring re-fitting.
コスト増加を抑えつつ、記憶装置とコントローラーとの間に追加の部品を設置する必要なく、コントローラーへの記憶装置の誤装着を検出し、コントローラーへ記憶装置が誤装着された場合でも、装着し直すことなく、そのまま正しくストレージアレイを認識することができるようにする。 - 特許庁 - The equipment provides a standstill state memory processing means 7 and an idling stop judging means 8 in a controller 2.
装置としては、コントローラ２に、停止時記憶処理手段７とアイドリングストップ判定手段８を設ける。 - 特許庁 - To provide a memory controller which can be made small-sized by the reduction of the area of a semiconductor chip.
半導体チップの面積の削減などにより小型化できるようにしたメモリ制御装置の提供。 - 特許庁 - CONTROLLER FOR AUTOMATIC TRANSMISSION HAVING LOCKUP MECHANISM AND MEMORY MEDIUM STORING CONTROLLING METHOD THEREOF
ロックアップ機構を備えた自動変速機の制御装置及びその制御方法を格納したメモリ媒体 - 特許庁 - The controller 50 comprises CPU 51, control circuit 53, frame memory 55, RAM 56, ROM 57, and others.
コントローラ５０はＣＰＵ５１、制御回路５３、フレームメモリ５５、ＲＡＭ５６、ＲＯＭ５７等より構成される。 - 特許庁 - The memory controller 20 reads the BIOS to an FIFO buffer 26 in an execution order according to the command.
そのコマンドに従い、メモリコントローラ２０は、ＢＩＯＳを実行順序にＦＩＦＯバッファ２６に読出す。 - 特許庁 - A main controller 125a writes data transferred from a data transfer circuit into a cache memory 124-1.
主コントローラ１２５ａは、データ転送回路から転送されたデータをキャッシュメモリ１２４−１に書き込む。 - 特許庁 - Each node is provided with a processor, memory, input and output controller, address packet switching unit, and data cross bar switch.
各ノードは、プロセッサ，メモリ，入出力制御装置，アドレス・パケット交換機，データ・クロスバー・スイッチを有している。 - 特許庁 - A memory controller 210 includes a command conversion data structure 430, a front end 420, and a back end 440.
メモリコントローラ２１０はコマンド変換データ構造４３０、フロントエンド４２０、及びバックエンド４４０を含む。 - 特許庁 - MEMORY CONTROLLER, INTERFACE FOR THE SAME, VOLUME RENDERING SYSTEM AND METHOD FOR RENDERING VOLUME DATA SET
メモリコントローラ、メモリコントローラのインターフェース、ボリュームレンダリングシステム、およびボリュームデータ集合をレンダリングする方法 - 特許庁 - To provide a cache controller for improving latency caused by access to a remote memory.
リモートメモリに対するアクセスで生じるレイテンシを改善することができるキャッシュ制御装置を提供する。 - 特許庁 - A process data memory means 5 memorizes process data inputted from a plant 1 via a process controller 2.
プロセスデータ記憶手段５は、プラント１からプロセスコントローラ２を介して入力したプロセスデータを記憶する。 - 特許庁 - A gatekeeper device 101 is provided with a pickup information memory unit 201 and a call pickup controller 202.
ゲートキーパ装置１０１は、ピックアップ情報メモリ装置２０１とコールピックアップ制御部２０２を備えている。 - 特許庁 - To provide a disk array controller which has a high memory throughput matching with high internal bus performance.
高い内部バス性能に見合った高いメモリスループットを持つディスクアレイ制御装置を提供することにある。 - 特許庁 - The endoscope apparatus includes a timing controller, an A/D converter, an image signal processing device, and an image memory.
内視鏡装置はタイミングコントローラ、Ａ/Ｄコンバータ、画像信号処理装置、および画像メモリを有する。 - 特許庁 - This system includes a memory unit including a board management controller (BMC) and a basic input/output system (BIOS).
システムは、基板管理コントローラ（ＢＭＣ）及び基本入出力システム（ＢＩＯＳ）を含むメモリユニットを含む。 - 特許庁 - A crystal-less keyless entry system includes a micro-controller, the timing circuit, a memory and a wireless frequency circuit.
クリスタルレスキーレスエントリシステムは、マイクロコントローラ、タイミング回路、メモリ及び無線周波数回路を含んでいる。 - 特許庁 - The controller 4 executes the access to the NAND type flash memory 3 by use of the second address.
コントローラ４は、前記第２のアドレスを用いてＮＡＮＤ型フラッシュメモリ３に対するアクセスを実行する。 - 特許庁 - The memory controller decides a page hit/a page mistake of the bank corresponding to each of the held access addresses.
メモリコントローラは、保持しているアクセスアドレスの各々に対応するバンクのページヒット／ページミスを判定する。 - 特許庁 - A memory controller monitors a semaphore reservation state for exclusive access by processing elements 102a, 102b.
処理要素102a、102bによる排他的アクセスのためのセマフォ予約状態は、メモリ制御装置によって監視される。 - 特許庁 - The message data may be retained in the memory and displayed at the timing of a signal from the elevator controller 4a.
または、そのメッセージデータをメモリに保持し、エレベータコントローラ４ａからの信号のタイミングにより表示する。 - 特許庁 - The second controller performs access through the second access path to the second memory device according to the access request.
第二コントローラは、そのアクセス依頼に従って、第二のアクセス経路を介して第二記憶装置へアクセスする。 - 特許庁 - An input/output controller operation history storage area 11 is generated in a main memory 1 in advance.
メインメモリー１の内部に予め入出力制御装置動作履歴格納エリア１１を作成する。 - 特許庁 - A gate controller 72 acts on a memory 36, and it adjusts the gate continuation time GD, a gate position GP and a gate length GL.
ゲート制御器72は、メモリ36に作用し、ゲート継続時間GD、ゲート位置GP及びゲート長GLを調整する。 - 特許庁 - A memory 64 of a universal head controller 12 registers in advance shots to be reproduced in the case of automatic tracking.
雲台コントローラ１２のメモリ６４に予め自動追尾の際に再生するショットを登録しておく。 - 特許庁 - To provide a memory controller capable of recognizing right corresponding relationship between a logic address and a physical address.
論理アドレスと物理アドレスとの正しい対応関係を認識することができるメモリコントローラを提供する。 - 特許庁 - A system controller 1 stores information of utilization minimum distance, responding to a user's operation instruction in a memory 9.
システム制御部１は、ユーザの操作指示に応じた利用最低距離の情報をメモリ９に格納する。 - 特許庁 - The memory controller further comprises a compression/decompression engine connected to a data transfer path.
このメモリ・コントローラは、データ転送パスに接続されている圧縮／復元エンジンをさらに備えることができる。 - 特許庁 - To provide a memory controller and a semiconductor device, allowing improvement of use efficiency of a data bus while suppressing increase of the number of terminals of the semiconductor device.
半導体装置の端子数の増加を抑えつつ、データバスの使用効率を高めること。 - 特許庁 - The second processor processes the processing data transferred to the second memory by the DMA controller.
第２プロセッサは、ＤＭＡコントローラにより第２メモリに転送された処理用データについて処理をする。 - 特許庁 - In the requirement of the burst access from the DMA to the system memory 20, the memory controller 11 conducts the access to the bank 1 of the system memory 20 by the burst length 4, or an access to a bank 2 of the system memory 20 by a burst length 8.
一方、ＤＭＡからシステムメモリ２０へのバーストアクセスの要求であれば、メモリ制御装置１１は、システムメモリ２０のバンク１に対してバースト長４でアクセスし、或いは、システムメモリ２０のバンク２に対してバースト長８でアクセスする。 - 特許庁 - A controller 2 is provided with a first memory area M1 and a second memory area M2, the first memory area M1 is activated to store pre-update software S1, the second memory area M2 is deactivated to download the updated software S2.
コントローラ２に第１のメモリエリアＭ１と第２のメモリエリアＭ２を設け、第１のメモリエリアＭ１をアクティブなメモリエリアとし更新前ソフトウェアＳ１を記憶させ、第２のメモリエリアＭ２を非アクティブなメモリエリアとし更新ソフトウェアＳ２をダウンロードさせる。 - 特許庁 - A monitoring part 3 of this memory access controller measures a memory access consumption zone based on a generated memory access request, and compares a measured result therein with one or a plurality of stepwise threshold values to determine a class of the memory consumption zone.
メモリアクセス制御装置のモニタ部３は、発生したメモリアクセス要求からメモリアクセス消費帯域を測定し、この測定結果と１つまたは段階的な複数の閾値とを比較してメモリ消費帯域のクラスを判定する。 - 特許庁 - To provide a controller with a flash memory and a method of writing data to the flash memory which can enhance the writing efficiency of a CPU built-in type flash memory without using a memory region for writing management.
メモリ領域を書込管理のために使用することなく、ＣＰＵ内蔵型のフラッシュメモリの書込みの効率化を図ることができる、フラッシュメモリを備えた制御装置及びフラッシュメモリへのデータ書込み方法を提供すること。 - 特許庁 - A memory controller 110 is connected to each memory device 130 via a communication route 50 for transmitting a column chip selection signal to the memory device 130, and via a communication route 60 for transmitting a line chip selection signal to the memory device 130.
メモリコントローラ１１０は、列チップ選択信号をメモリデバイス１３０に送信するための通信経路５０と、行チップ選択信号をメモリデバイス１３０に送信するための通信経路６０とを介して各メモリデバイスに接続される。 - 特許庁 - This memory controller 10 consists of a bus I/F 12, an address decoding part 14, a buffer writing controlling part 16, a buffer A 18, a buffer B 20, a memory reading request controlling part 22, a memory controlling part 24 and a memory 26.
メモリ制御装置１０は、メモリ制御装置１０は、バスＩ／Ｆ１２、アドレスデコード部１４、バッファ書き込み制御部１６、バッファＡ１８、バッファＢ２０、メモリ読み出し要求制御部２２、メモリ制御部２４、及びメモリ２６で構成されている。 - 特許庁 - The destructive read type memory 4 has no rewriting control part, a controller 5 holds data read out of the destructive read type memory 4, and a coherency control part 6 holds the memory coherency of the destructive read type memory 4.
破壊読出し型メモリ４は、再書込み制御部を有せず、制御装置５は、破壊読出し型メモリ４から読み出したデータを保持し、メモリコヒーレンシ制御部６により破壊読出し型メモリ４のメモリコヒーレンシを保持するように動作する。 - 特許庁 - The exchange of data is operated between a serial interface 20 and a memory register 21 and a data buffer 22, and the data of the data buffer 22 are exchanged through a memory controller 23 with a memory 24 according to setting written in the memory register 21.
シリアルインターフェース２０とメモリレジスタ２１及びデータバッファ２２との間でデータの交換が行われ、メモリレジスタ２１に書き込まれる設定に従ってデータバッファ２２のデータがメモリコントローラ２３を通じてメモリ２４と交換される。 - 特許庁 - The memory controller is provided with an access control means controlling access to the flash memory and a signal output means outputting a writing data signal for diagnosing the operation of the flash memory or the quality of the block to a data bus of the flash memory.
フラッシュメモリに対するアクセスを制御するアクセス制御手段と、フラッシュメモリのデータバスに、フラッシュメモリの動作若しくはブロックの良否を診断するための書込みデータ信号を出力する信号出力手段を備える。 - 特許庁 - The 1st chip select signal and 2nd chip select signal, on the other hand, are generated by a memory controller and inputted to respective memory modules through mutually different bus lines.
一方、第１チップ選択信号及び第２チップ選択信号がメモリコントローラから生じ、相異なるバスラインを通じて各メモリモジュールに入力される。 - 特許庁 - The information processing device for processing the VLIW includes a plurality of memory banks, a program counter, a memory bank controller, an instruction decoder, and an arithmetic device.
ＶＬＩＷを処理するための情報処理装置は、複数のメモリバンクと、プログラムカウンタと、メモリバンク制御装置と、命令デコーダと、演算装置を備える。 - 特許庁 - Furthermore, the memory system 1 has a controller 11 for controlling to record data duplexed by the duplex conversion circuit 21 in the NAND flash memory 12.
また、メモリシステム１は、二重化変換回路２１により二重化されたデータをＮＡＮＤ型フラッシュメモリ１２に記録する制御を行うコントローラ１１を有する。 - 特許庁 - A system includes a pipeline 10 including pipes and filters and a memory controller 20 for allocating a memory to be used for data processing to the pipeline 10.
パイプおよびフィルタを備えたパイプライン１０と、このパイプライン１０に対してデータ処理に使用されるメモリを割り当てるメモリ・コントローラ２０を備える。 - 特許庁 - Furthermore, a large-capacity memory card function is added to the SIM card, and a control interface of a memory card is accessed from the controller through reflected wave transmission.
さらに、ＳＩＭカードに大容量のメモリカード機能を付加し、反射波伝送を介して制御装置からメモリカードの制御インターフェースにアクセスする。 - 特許庁 - At the memory access, the memory controller 10 outputs instructions including 2nd identification numbers to the DIMMs 11a to 11d through the control signal bus 102.
メモリアクセスを行うとき、メモリコントローラ１０は、制御信号バス１０２を介してＤＩＭＭ１１ａ〜１１ｄに第２識別番号を含む命令を出力する。 - 特許庁 - The host device 2 holds device IDs assigned uniquely to each host device, and the storage device 1 comprises a memory 4 and a controller 3 for controlling the memory 4.
ホスト装置２は、ホスト装置ごとに固有に割り当てられるデバイスＩＤを有し、前記記憶装置は、メモリ４と前記メモリを制御するコントローラ３とを備える。 - 特許庁 - Data are written into a prescribed area of user data by a memory controller 3 on the basis of a writing test command from the memory access device 6, and its speed is measured.
メモリアクセス装置６からの書き込みテストコマンドに基づいてメモリコントローラ３でユーザデータの所定の領域にデータを書き込んでその速度を測定する。 - 特許庁 - The buffer board 31 of a photograph print system 1 has an input memory 31a, an input data converter 31b, an output memory 31c, and a data controller 31d.
写真プリントシステム１のバッファ基板３１は、入力メモリ３１ａ、画像データ変換部３１ｂ、出力メモリ３１ｃ、データコントローラ３１ｄを有している。 - 特許庁 - The memory controller 20 has a second data buffer and transfers invalid data during the transfer of a read burst data block from the NAND flash memory 13 to the host computer 10.
メモリコントローラは、第２のデータバッファを有し、NANDフラッシュメモリからホストコンピュータへリードバーストデータブロックを転送する期間中に無効データを転送する。 - 特許庁 - To provide a semiconductor memory controller capable of preventing the operating life of a semiconductor memory from being shortened by reducing write penalty and parity update frequencies.
ライトペナルティ及びパリティの更新頻度を低減して、半導体記憶装置の寿命の低下を防止可能な半導体記憶制御装置を提供する。 - 特許庁
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