「N layer」を含む例文一覧(6825)
＜前へ 1 2 .... 11 12 13 14 15 16 17 18 19 .... 136 137 次へ＞- In this manner, Mg concentration is larger as a result of the comparison of the Mg concentration and H_2 concentration contained in the p-type GaN layer (second layer) sandwiched between the n-type GaN layer (first layer) and the n-type GaN layer (third layer).
このように、ｎ型ＧａＮ層（第１層）およびｎ型ＧａＮ層（第３層）に挟まれたｐ型ＧａＮ層（第２層）に含まれるＭｇ濃度とＨ_２濃度とを比較すると、Ｍｇ濃度の方が大きい値となっている。 - 特許庁 - An insulating film 7 and an N-type polycrystal silicon film 8 are laminated on not only an external base layer 10 adjacent to an internal base layer 5 (P-type SiGe layer) on an N-type epitaxial layer 3 but also the internal base layer 5 (P-type SiGe layer).
Ｎ型エピタキシャル層３上の内部ベース層（Ｐ型ＳｉＧｅ層）５と接する外部ベース層１０、及び内部ベース層（Ｐ型ＳｉＧｅ層）５上には、絶縁膜７及びＮ型多結晶シリコン膜８が積層形成される。 - 特許庁 - An average In composition ratio at a p-side end in the well layer and the barrier layer the nearest to the p-type semiconductor layer is larger than an average In composition ratio at an n-side end in the well layer and the barrier layer the nearest to the n-type semiconductor layer and five times or less of the average In composition ratio at the n-side end.
ｐ型半導体層に最も近い井戸層及び障壁層におけるｐ側端平均Ｉｎ組成比は、ｎ型半導体層に最も近い井戸層及び障壁層におけるｎ側端平均Ｉｎ組成比よりも大きく、ｎ側端平均Ｉｎ組成比の５倍以下である。 - 特許庁 - A semiconductor light-emitting element 1 comprises: an n-type semiconductor layer 140; a light-emitting layer 150; a p-type semiconductor layer 160; a transparent conductive layer 170; a p-electrode 300 formed on the transparent conductive layer 170; and an n-electrode 400 formed on the n-type semiconductor layer 140.
半導体発光素子１は、ｎ型半導体層１４０、発光層１５０、ｐ型半導体層１７０、透明導電層１７０、透明導電層１７０上に形成されるｐ電極３００、ｎ型半導体層１４０上に形成されるｎ電極４００を備える。 - 特許庁 - The p-side end average In composition ratios of the well layer and the barrier layer nearest the p-type semiconductor layer are larger than the n-side end average In composition ratios of the well layer and the barrier layer nearest the n-type semiconductor layer, and are less than five times of the n-side end average In composition ratios.
ｐ型半導体層に最も近い井戸層及び障壁層におけるｐ側端平均Ｉｎ組成比は、ｎ型半導体層に最も近い井戸層及び障壁層におけるｎ側端平均Ｉｎ組成比よりも大きく、ｎ側端平均Ｉｎ組成比の５倍以下である。 - 特許庁 - An NPN type bipolar transistor BT, in which an N well 11 is a collector layer, a P+ type Si layer 12A formed on a surface of the N wall 11 is a base layer, and an N+ type Si layer 15 formed on a surface of the P+ type Si layer 12A is an emitter layer, is formed.
Ｎウエル１１をコレクタ層とし、Ｎウエル１１の表面に形成されたＰ＋型Ｓｉ層１２Ａをベース層とし、Ｐ＋型Ｓｉ層１２Ａの表面に形成されたＮ＋型Ｓｉ層１５をエミッタ層とする、ＮＰＮ型のバイポーラトランジスタＢＴが形成されている。 - 特許庁 - In the case the contents of C of the surface layer part is [C] and the contents of N is [N], such a relation as 0.85 wt.% ≤ [C] + 1.5 [N] ≤ 1.3 wt.% and [N] ≥ 0.05 wt.% is formed.
前記表層部のＣ含有量を［Ｃ］、Ｎ含有量を［Ｎ］とした場合、０．８５wt％≦［Ｃ］＋１．５［Ｎ］≦１．３wt％でかつ［Ｎ］≧０．０５wt％という関係を満たす。 - 特許庁 - An n^+ source area 11, an n^+ drain area 12, and an n^- offset drain area 16 in contact with the n^+ drain area 12 are formed on the surface layer of a p base area 2.
ｐベース領域２の表面層にｎ^+ ソース領域１１とｎ^+ ドレイン領域１２とｎ^+ ドレイン領域１２と接するｎ^- オフセットドレイン領域１６を形成する。 - 特許庁 - The n-type InP distortion relaxing layer 14 is formed of the same material as that of the n-type InP substrate 10.
ｎ型ＩｎＰ歪緩和層１４は、ｎ型ＩｎＰ基板１０と同じ材料で構成されている。 - 特許庁 - Near the surface of the contact layer 12, the n-type carrier increases and an n+ region 12a is formed.
ｎ型コンタクト層１２の表面近傍ではｎ型キャリアが増加してｎ^+ 領域１２ａが形成される。 - 特許庁 - A second region 10B includes a partial region of the n-type layer 12 and an n-side electrode 22 is provided.
第２領域１０Ｂは、ｎ型層１２の一部領域を含み、ｎ側電極２２が設けられている。 - 特許庁 - The n-type InGaAs layer 34 has a smaller bandgap than that of the n-type InP substrate 32.
このｎ型ＩｎＧａＡｓ層３４は、ｎ型ＩｎＰ基板３２のバンドギャップよりも小さいバンドギャップを持つ。 - 特許庁 - A diffused layer 2 in a memory cell is an n-type semiconductor memory, and the memory cell has an n-type region 4.
メモリセルの拡散層２がｎ型である半導体メモリであって、ｎ型領域４を有している。 - 特許庁 - A photodiode array 1 comprises P+ diffusion layers 4 and 5, N+ channel stop layers 6 and 7, N+ diffusion layer 8 and the like.
フォトダイオードアレイ１は、Ｐ^+拡散層４，５、Ｎ^+チャンネルストップ層６，７、Ｎ^+拡散層８等を含んでいる。 - 特許庁 - Also, the nitrogen concentration N% and the carbon concentration C% in the surface layer part satisfy the inequality of (N%+0.23)/C%≥0.33.
また、表層部の窒素濃度Ｎ％と炭素濃度Ｃ％とが（Ｎ％＋０．２３）／Ｃ％≧０．３３なる式を満足する。 - 特許庁 - A lightly doped N- type semiconductor layer 3 is formed on a heavily doped N+ type semiconductor substrate 2.
高濃度のＮ＋型の半導体基板２上に、低濃度のＮ−形の半導体層３を形成する。 - 特許庁 - On an n^+ single crystal semiconductor substrate 1, an n^- epitaxial layer 2 that becomes a drain region is formed.
ｎ^+単結晶半導体基板１上には、ドレイン領域となるｎ^-エピタキシャル層２が形成されている。 - 特許庁 - As a result, it is possible to form an n/n^+/SiO_2 structure as designed in an SOI layer 10A.
この結果、ＳＯＩ層１０Ａ内に設定通りのｎ／ｎ^＋／ＳｉＯ_２構造を形成することができる。 - 特許庁 - In this compound semiconductor device, a III-V compound semiconductor layer is provided with a laminated structure, in which a second compound semiconductor layer which does not containing In but contains N is laminated on a first compound semiconductor layer which does not contain N but contains In, and the laminated structure is constituted by forming an intermediate layer, containing neither In or N between the first compound semiconductor layer and the second compound semiconductor layer.
化合物半導体装置において、III−V族化合物半導体層が、Inを含みNを含まない第１の化合物半導体層上にInを含まずNを含む第２の化合物半導体層が積層された積層構造を含み、前記積層構造は、前記第１の化合物半導体層と前記第２の化合物半導体層との間に、InおよびNを含まない中間層が形成されてなることを特徴とする。 - 特許庁 - In this manufacturing method, the high-concentration n type impurity region is prepared under the channel layer.
チャネル層下方に、高濃度のｎ型不純物層を設ける。 - 特許庁 - A P-type well layer 52 is arranged on an N-type silicon substrate 51.
Ｎ型シリコン基板５１上に、Ｐ型ウエル層５２が配置される。 - 特許庁 - The protecting film 8 prevents the n-type buffer layer 7 from generating the flaws.
保護膜８によりｎ型バッファ層７に付くキズを防止する。 - 特許庁 - A P-type well region 26 is formed in an N-type epitaxial layer 25.
Ｎ型エピタキシャル層２５にＰ型ウェル領域２６を形成する。 - 特許庁 - The N-type epitaxial layer 11 is disposed in the emitter aperture 19.
エミッタ開口部１９にはＮ型エピタキシャル層１１が設けられる。 - 特許庁 - An N-type low resistance layer 17 reduces the junction FET effect.
Ｎ型低抵抗層１７は、ジャンクションＦＥＴ効果を低減する。 - 特許庁 - The drift region is equipped with a tall, n-doped epitaxial layer.
ドリフト領域は、高いｎ−ドーピングされたエピタキシャル層を備える。 - 特許庁 - First, an active layer 3 is formed on an n-type InP substrate 1.
まず、ｎ型ＩｎＰ基板１上に、活性層３を形成する。 - 特許庁 - The wiring L1, L2 are connected to the N-type diffused layer 4.
そのＮ型拡散層４に配線Ｌ１，Ｌ２が接続されている。 - 特許庁 - The n-type GaN layer 15 in a hexagonal pyramid shape is selectively grown on the n-type GaN layer 12 at the opening part of the growth mask.
成長マスクの開口部におけるｎ型ＧａＮ層１２上に六角錐形状のｎ型ＧａＮ層１５を選択成長させる。 - 特許庁 - The low voltage n-well area 31 is coupled to the common subjacent n^+ buried layer 11 through a common p^+ buried layer 17.
低電圧Ｎウェル領域３１は、共通するＰ^+埋め込み層１７により下方にある共通のＮ^+埋め込み層１１と結合される。 - 特許庁 - The low refractive index layer 1131 is made of n-Al_0.9Ga_0.1As, and the high refractive index layer 1132 is made of n-Ga_0.5In_0.5P.
低屈折率層１１３１は、ｎ−Ａｌ_０．９Ｇａ_０．１Ａｓからなり、高屈折率層１１３２は、ｎ−Ｇａ_０．５Ｉｎ_０．５Ｐからなる。 - 特許庁 - An n^+ type semiconductor region 18 is formed in a part of the n^- type semiconductor layer 14 above the thick film dielectric layer 38.
厚膜誘電体層３８の上方においてｎ^−型半導体層１４の一部にｎ^＋型半導体領域１８を形成する。 - 特許庁 - An n-side electrode 17 with a pin hole 17a formed in its center part is formed on the n-type semiconductor layer 13 and the reflection layer 16.
ｎ型半導体層１３および反射層１６上に中央部にピンホール１７ａを有するｎ側電極１７を形成する。 - 特許庁 - The laminate structure part 3 is formed by laminating n-type GaN layers 4, 5, a p-type GaN layer 6 and an n-type GaN layer 7.
積層構造部３は、ｎ型ＧａＮ層４，５、ｐ型ＧａＮ層６およびｎ型ＧａＮ層７を積層して構成されている。 - 特許庁 - It is preferable that the electron emission layer comprise at least one layer of Ga_xSc_(1-x)N/Al_yGa_(1-y)N(0≤x<1, 0≤y<1).
前記電子放出層は、少なくとも１つのＧａ_xＳｃ_(1-x)Ｎ／Ａｌ_yＧａ_(1-y)Ｎ（０≦ｘ＜１，０≦ｙ＜１）層からなることが好ましい。 - 特許庁 - The preferable peel strength between the heat resistant releasing layer 2 and the synthetic resin layer 3 is 0.02 N/5 cm or more and 5 N/5 cm or less.
耐熱離型層２と合成樹脂層３との剥離強度としては０．０２Ｎ／５ｃｍ以上５Ｎ／５ｃｍ以下が好ましい。 - 特許庁 - The n-type thermoelectric element layer is a thin film layer and turned to an n-type semiconductor by adding Se to Bi-Te.
一方、ｎ型熱電素子層は薄膜層であり、Ｂｉ−ＴｅにＳｅを添加することによりｎ型半導体としたものである。 - 特許庁 - A level difference is generated even on a surface of an N-type epitaxial layer 4 owing to a silicon level difference formed during formation of an N+ type buried layer 2.
Ｎ＋型埋め込み層２形成時に生じたシリコン段差に起因してＮ型エピタキシャル層４の表面にも段差が生じる。 - 特許庁 - Then when the N+ additional embedded layer 45 is diffused in combination with another process, the N+ additional embedded layer 45 is formed wider.
そして、Ｎ^+型付加埋め込み層４５を他の工程と合わせて拡散するとき、Ｎ^+型付加埋め込み層４５はより幅広く形成される。 - 特許庁 - After the electrolysis reaches the GaN active layer 5, the electrolysis is further continued while light is applied and, when the electrolysis reaches the n-type GaN layer 3, the electrolysis is discontinued.
GaN活性層５まで達した後光照射を行いながら、さらに電気分解し、n-GaN層３に達したら電気分解を中止する。 - 特許庁 - After the first process, the n^- epitaxial layer 2 is annealed at a temperature of 1,200°C or more and a melting point of the n^- epitaxial layer 2 or less (the second process).
第１工程後、１２００℃以上ｎ^-エピタキシャル層２の融点以下の温度でｎ^-エピタキシャル層２をアニールする（第２工程）。 - 特許庁 - A memory cell portion (a) has a source N+ layer 4, a drain N+ layer 5, and a floating gate 7a formed on a gate oxide film 6a.
メモリセル部ａは、ソースＮ＋層４、ドレインＮ＋層５、及びゲート酸化膜６ａ上に形成されるフローティングゲート７ａを備える。 - 特許庁 - Similarly, a p-electrode 7 and the n-electrode layer 322 of the first layer 3 of an n-conductive type of the compensating diode 320 are connected.
同様に、ｐ電極層７と補償ダイオード３２０のｎ伝導型の第１層３のｎ電極層３２２とが接続されている。 - 特許庁 - A deep n+ diffusion layer 14 is formed, so that is extends form the n+ source layer 4 along the peripheral face of the trench 9 around the recess 13.
凹部１３の周囲でトレンチ９の周面に沿ってｎ+ ソース層４から延在するように、深いｎ^+ 拡散層１４が形成される。 - 特許庁 - An IGBT is formed in the epitaxial layer 3 etc., surrounded with the N+-type buried guard layer 2 and N+-type guard ring 9 etc.
前記Ｎ＋型埋め込みガード層２と該Ｎ＋型ガードリング９等に囲まれた前記エピタキシャル層３等にＩＧＢＴを形成する。 - 特許庁 - N type diffusion layers 7 and 8 are formed on the P type diffusion layer 5, and the N type diffusion layer 8 is used as a drain region.
Ｐ型の拡散層５には、Ｎ型の拡散層７、８が形成され、Ｎ型の拡散層８はドレイン領域として用いられる。 - 特許庁 - A substrate produced by sequentially growing an undoped InGaAs layer, an n-type InP layer on an n-type InP substrate by MOVPE is employed.
ｎ型ＩｎＰ基板上に、順次、アンドープＩｎＧａＡｓ層，ｎ型ＩｎＰ層をＭＯＶＰＥ法により成長した基板を用いた。 - 特許庁 - Next, the phosphorus ion implantation is performed in multiple stages using the resist mask to form the n-type well layer to surround a high concentration n-type well layer.
次に、レジストマスクを用いて、多段階でリンイオン注入し、高濃度Ｎ型ウエル層を囲むように、Ｎ型ウエル層を形成する。 - 特許庁 - In an open area where the n^- GaAs layer 4 is not formed on the n^+ GaAs layer 3, a cathode electrode 6 is formed.
ｎ＋ＧａＡｓ層３上でｎ−ＧａＡｓ層４が形成されていない開口領域には、カソード電極６が形成されている。 - 特許庁 - To prevent p-type impurities from mixing into an n-type semiconductor layer and n-type impurities from into a p-type semiconductor layer.
Ｎ型半導体層へのＰ型不純物の混入およびＰ型半導体層へのＮ型不純物の混入を防止すること。 - 特許庁
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