「NOR gate」を含む例文一覧(127)

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  • a NOR circuit [gate]
    NOR 回路[ゲート] - 研究社 英和コンピューター用語辞典
  • The first to the third logic gate may be a NAND gate or a NOR gate.
    第1ないし第3ロジックゲートは、各々NANDゲートあるいはNORゲートであり得る。 - 特許庁
  • Neither a lecture hall nor an inner gate has been determined.
    講堂や中門は確認されていない。 - Wikipedia日英京都関連文書対訳コーパス
  • Gate primitives perform AND, NAND, OR, NOR, XOR, XNOR, INV(signal inversion), and BUF(buffer) functions
    ゲートプリミティブはAND,NAND,OR,NOR,XOR,XNOR,INV(信号反転),BUF(バッファ)の各機能を実行する - コンピューター用語辞典
  • TWO-INPUT NOR GATE AND MANUFACTURING METHOD THEREOF
    ２入力ＮＯＲゲート及びその製造方法 - 特許庁
  • Then all inputs to a NOR gate 8 go to an 'H' level, and the NOR gate 8 outputs an output of the 'H' level.
    すると、ノアゲート８の入力がすべて「Ｈ」レベルになり、ノアゲート８から「Ｈ」レベルの出力が発生する。 - 特許庁
  • Kick signals KICK0 to KICK2 are output from a NAND gate ND1, a NOR gate NR1, and a NOR gate NR2 provided in the booster controller circuit 10.
    ブースタコントローラ回路１０に備えられるナンドゲートＮＤ１、ノアゲートＮＲ１、ノアゲートＮＲ２からは、キック信号ＫＩＣＫ０ないしＫＩＣＫ２が出力される。 - 特許庁
  • Hence, a NOR gate 14 turns to L as both outputs are inputted.
    従って、両出力が入力されるノアゲート１４は、Ｌとなる。 - 特許庁
  • Thus, the NOR gate 14 turns to H on the output to charge it.
    これによってノアゲート１４の出力がＨとなり充電される。 - 特許庁
  • The flip-flop consists of four NOR gates and the buffer unit includes an OR gate having a NOR gate and an inverter and a buffer that consists of two inverters.
    フリップフロップは４つのＮＯＲゲートからなり、バッファー部はＮＯＲゲートとインバータからなるＯＲゲートと２つのインバータからなるバッファーを含む。 - 特許庁
  • When a refresh request is inputted into an AND gate 168 from the refresh timer and it is making memory access, the output of the NOR gate 167 becomes an 'L' level and the refresh request is blocked by the AND gate 168.
    リフレッシュタイマーからのリフレッシュ要求がANDゲート168に入力されたときメモリアクセス中であるとNORゲート167の出力は“L”レベルでありリフレッシュ要求はANDゲート168で阻止される。 - 特許庁
  • An output of the NOR gate 22 and an output of the AND gate 23 are connected to the gates of the NMOS transistors 4, 5, respectively.
    ＮＭＯＳトランジスタ４，５のゲートにはＮＯＲゲート２２出力とＡＮＤゲート２３出力を接続する。 - 特許庁
  • Moreover, the 2nd input end of the 2nd NOR gate and the 2nd input end of the 3rd NOR gate are connected with a CON2 terminal and CON3 terminal, respectively, and each output end thereof is connected with the odd numbered gate lines and the even numbered gate lines, respectively.
    また、第２ノアゲートの第２入力端、第３ノアゲートの第２入力端は、各々ＣＯＮ２端子、ＣＯＮ３端子と連結されており、各々の出力端は、奇数番目のゲート線、偶数番目のゲート線と連結されている。 - 特許庁
  • A second input terminal of the second NOR gate, a second input terminal of the third NOR gate are respectively connected to a CON2 terminal and a CON3 terminal, and the output terminals are connected to the gate lines in odd number and the gate lines in even number.
    また、第２ノアゲートの第２入力端、第３ノアゲートの第２入力端は、各々ＣＯＮ２端子、ＣＯＮ３端子と連結されており、各々の出力端は、奇数番目のゲート線、偶数番目のゲート線と連結されている。 - 特許庁
  • The latch circuit 30 comprises an inverter 31 and a tristate NOR gate 32.
    ラッチ回路３０はインバータ３１および３状態ＮＯＲゲート３２を含んでいる。 - 特許庁
  • Accordingly, there is no fear of non-smooth opening/closing of the gate door nor of noises caused by the vibration of the gate door.
    そのため、門扉を円滑に開閉できなかったり、門扉の振動により騒音が発生したりする恐れがない。 - 特許庁
  • The pulse time difference encoding circuit comprises a pulse circulation circuit having a series connection of 2^n-1 NOT gates and one NOR gate where 2^n-2 NOT gates excepting the final stage and the NOR gate are connected in ring, delay time is equalized in all NOT gates and delay time of the NOR gate is set two times as long as that of the NOT gate.
    直列接続された２^ｎ−１個のノットゲートと１つのノアゲートとを有し、最終段を除く２^ｎ−２個のノットゲートとノアゲートとがリング状に接続され、全てのノットゲートの各遅延時間は等しくされ、ノアゲートの遅延時間はノットゲートの遅延時間の２倍とされたパルス周回回路を備える。 - 特許庁
  • When the microcomputer runs out of control while depressing an OFF key 20, because the input sides 31, 32 of a NOR gate 30 turn to an L state, the output side of the NOR gate turns to an H state.
    切キー２０の押下時にマイコンが暴走中であると、ＮＯＲゲート３０の入力側３１、３２は共にＬ状態となる為、ＮＯＲゲートの出力側はＨ状態となる。 - 特許庁
  • The on-resistance of the impedance adjusting gate 130 is large, and when the transmission gate 120 is opened, the input impedance of an NOR gate 110 is made sufficiently large.
    インピーダンス調整ゲート１３０のオン抵抗が大きいので、トランスミッションゲート１２０が開いているときの、ＮＯＲゲート１１０の入力インピーダンスは、十分に大きくなる。 - 特許庁
  • Concretely, when a NOR gate 20 receives either signal of rdpz (read command) or odpz (output disable command), the gate 20 opens a gate 13.
    具体的には、ＮＯＲゲート２０は、ｒｄｐｚ（読出しコマンド）またはｏｄｐｚ（出力ディスエーブルコマンド）のどちらか一方の信号を受け取ると、ゲート１３をオープンにする。 - 特許庁
  • The gate tip connecting portion crosses neither the drain ohmic contacting portions nor the drain connecting portion.
    ゲート先端連結部は、ドレイオーミック接触部及びドレイン連結部のいずれとも交差しない。 - 特許庁
  • In place of an AND gate, general-purpose logical gates, such as NAND, OR, and NOR IC can be used.
    ＡＮＤゲートに代えて、ＮＡＮＤ，ＯＲ，ＮＯＲ等の汎用の論理ゲートのＩＣでもよい。 - 特許庁
  • Then, the output signals of the NOR gates 41 (1 to 8) are supplied to the NOR gate 42, and the output signals thereof are reversed to trigger the shift register 44 of two stages.
    そして、ＮＯＲゲート４１（１〜８）の出力信号をＮＯＲゲート４２に与え、その出力信号を反転して２段のシフトレジスタ４４をトリガする。 - 特許庁
  • A first input terminal, a second input terminal and an output terminal of the first NOR gate of the logic circuit 180 for VI are respectively connected to an output terminal of the gate driving circuit 170, a CON1 terminal, and a first input terminal of the second or the third NOR gate.
    ＶＩ用論理回路１８０の第１ノアゲートの第１入力端、第２入力端、出力端は、各々ゲート駆動回路１７０の出力端、ＣＯＮ１端子、第２または第３ノアゲートの第１入力端と連結されている。 - 特許庁
  • The comparator 5 is connected to one input terminal of the OR gate 16 and the NOR gate 15 is connected to the other input terminal.
    ＯＲゲート１６の一方の入力端子に受信用コンパレ−タ５を接続し、他方の入力端子にＮＯＲゲート１５を接続する。 - 特許庁
  • EMBODYING EQUIPMENT AND ITS METHOD FOR ALL-OPTICAL NOR GATE USING GAIN SATURATION OF SEMICONDUCTOR OPTICAL AMPLIFIER
    半導体光増幅器の利得飽和を用いた全光学的ＮＯＲ論理素子具現装置およびその方法 - 特許庁
  • The inputs of the input terminal IN and the control terminal CNT are inputted to a NOR gate 31, and the output of the NOR gate 31 is inputted to a gate terminal of a MOSFET 12 for controlling the connection between the input terminal of the bus hold circuit and the power supply voltages.
    一方入力端子ＩＮと制御端子ＣＮＴの入力はＮＯＲゲート３１に入力され、このＮＯＲゲート３１の出力がパスホールド回路の入力端子・電源電圧間の接続を制御するＭＯＳＦＥＴ１２のゲート端子に入力される。 - 特許庁
  • Moreover, a NOR gate is constituted by connecting the source of pMOS to the high level, and the source of nMOS to the low level in view of increasing electron affinity of single gate 26 of the pMOS.
    また、ｐＭＯＳのソースをハイレベル、ｎＭＯＳのソースをロウレベルに接続し、ｐＭＯＳの片側ゲート２６の電子親和力を増やし、ＮＯＲゲートを構成する。 - 特許庁
  • LAMINATED GATE STRUCTURE FOR NONVOLATILE MEMORY DEVICE, NONVOLATILE MEMORY CELL, NONVOLATILE MEMORY DEVICE AND NOR TYPE NONVOLATILE MEMORY CELL
    不揮発性メモリ装置の積層ゲート構造体、不揮発性メモリセル、不揮発性メモリ装置、ＮＯＲ型不揮発性メモリセル - 特許庁
  • To the master latch of the flip-flop U12, a NOR gate G1 to which a frequency dividing ratio switching terminal T-PS is connected is incorporated.
    フリップフロップＵ１２のマスターラッチに、分周比切替端子Ｔ−ＰＳが接続されたＮＯＲゲートＧ１を組み込む。 - 特許庁
  • When the judged result is positive, a potential signal of an H level appears in an output terminal 24 of the NOR gate 22.
    これにより、判定結果が肯の場合には、ＮＯＲゲート２２の出力端子２４にＨレベルの電位信号が現れる。 - 特許庁
  • NOR gate G1 determines whether the addition result is 0 or not, a Z flag F2 is set via a selector S3.
    ＮＯＲゲートＧ１で加算結果が０であるか否かが判定され、セレクタＳ３を介してＺフラグＦ２がセットされる。 - 特許庁
  • a gate signal is a lamp waveform with the lamp processor of the two symbols as a transient response period in a normal mode NOR.
    ノーマルモードＮＯＲにおいて、ゲート信号は、２シンボルのランプ処理区間を過渡応答期間とするランプ波形である。 - 特許庁
  • One of two output signals from a signal level conversion circuit is given to respective input terminals of a NAND gate G16 and a NOR gate G17, and the other output signal is given to the other input terminal of the NOR gate G17 and the other input terminal of the NAND gate G16 via an inverter G15.
    信号レベル変換回路の二つの出力信号のうち、一方の信号をＮＡＮＤゲートＧ１６とＮＯＲゲートＧ１７のそれぞれ一方の入力端子に入力し、また他方の信号を、ＮＯＲゲートＧ１７の他方の入力端子に入力するとともに、ＮＡＮＤゲートＧ１６の他方の入力端子にインバータＧ１５を介して入力する。 - 特許庁
  • A NOR gate is also constituted by connecting the source of pMOS to an intermediate potential between the high and low levels, and also connecting the source of nMOS to the low level.
    ｐＭＯＳのソースをハイとロウの中間電位とし、ｎＭＯＳのソースをロウレベルに接続して、ＮＯＲゲートを構成する。 - 特許庁
  • The gate insulating film 4 comprises silicon nitride films 4a and 4b, so neither electric characteristic nor reliability varies in the thin film transistor 1c.
    ゲート絶縁層４は、シリコン窒化膜４ａ、４ｂであるので、薄膜トランジスタ１ｃの電気特性や信頼性が変化しない。 - 特許庁
  • When the generation signal GI' arrives before GI+1', a composite OR-AND-INVERT gate is used, and a NOR gate of a cascade connection couple is selected to the contrary.
    生成信号ＧＩ’がＧＩ＋１’の前に着く場合、複合ＯＲ−ＡＮＤ−ＩＮＶＥＲＴゲートが使用され、そうでない場合は、縦続接続対のＮＯＲゲートが選ばれる。 - 特許庁
  • When the outputs of the inverters INVA2, INVB2 are coincident, an EX-NOR circuit 30, a D-latch 31 and an AND gate 32 add the output of the delay circuit 33 to a D-FF23 and a delay circuit 34, and if not coincident, turn off the outputs.
    EX-NOR回路３０、Dラッチ３１、アンドゲート３２は、インバータINVA2、INVB２の出力が一致している時、遅延回路３３の出力をD-FF23および遅延回路３４へ加え、一致していない時はオフとする。 - 特許庁
  • By selectively re-assigning the inputs to different signal pairs, the differential logic gate can be made to provide one of either simultaneous AND/NAND logic operations or simultaneous OR/NOR logic operations.
    入力を選択的に別の信号ペアに割り当てなおすことによって、差動論理ゲートが同時AND/NAND論理演算または同時OR/NOR演算のどちらか一方を提供するようにするようにすることができる。 - 特許庁
  • To provide a two-input NOR gate which is intended to enhance the integration of semiconductor elements and prevent the degradation of characteristics by abbreviating an element separating film for separating a pMOS transistor from an nMOS transistor, and to provide a method for manufacturing it.
    pMOSトランジスタとnMOSトランジスタとを分離するための素子分離膜を省略し、素子の集積度の向上と特性低下の防止を図った2入力NORゲート及びその製造方法を提供する。 - 特許庁
  • To provide an NOR EEPROM which improves performance of a transistor constituting a column gate which is a peripheral circuit.
    周辺回路であるカラムゲートを構成するトランジスタの性能を向上させることが可能なＮＯＲ型ＥＥＰＲＯＭを提供する。 - 特許庁
  • A floating gate electrode 6 is arranged on the tunnel insulating film 5 in such a manner that it does not overlap the source 2 nor the drain 3.
    トンネル絶縁膜５の上に、フローティングゲート電極６が、ソース２及びドレイン３のいずれにも重ならないように配置されている。 - 特許庁
  • When the input voltage Vin exceeds the reference voltage Vref, a drive pulse is generated from a NOR gate 79 to activate the solenoid 82.
    入力電圧Ｖinが基準電圧Ｖref を上回る時、ＮＯＲゲート７９から駆動パルスを発生させてソレノイド８２を作動させる。 - 特許庁
  • To provide a resin molded product (inner shell of disk cartridge) without short mold, distortion nor bending and without a trace part of a resin injection hole (gate).
    ショートモールドや、歪み、反りが無く、かつ樹脂注入口（ゲート）の痕跡部のない樹脂成型品（ディスクカートリッジのインナーシェル）を提供する。 - 特許庁
  • The memory cell unit can be applied for an AND type and a divided bit line NOR type as well, and the number of the selection gate lines may be plural.
    メモリセルユニットは、ＡＮＤ型或いは分割ビットラインＮＯＲ型にも適用でき、また選択ゲート線は複数本であってもよい。 - 特許庁
  • This circuit is provided with a high potential detecting circuit 8 for detecting that an input IN is the second high level, a NAND gate circuit 50 for inputting the output of a NOR gate circuit 10 and an output S1 of the high potential detecting circuit, and pMOS transistor TP4 for pulling up an output point t N1 of the NOR gate circuit to a power supply voltage VDD.
    入力ＩＮが第２のハイレベルであることを検出する高電位検出回路８と、ＮＯＲゲート回路１０の出力と高電位検出回路の出力Ｓ１とを入力とするＮＡＮＤゲート回路５０と、ＮＯＲゲート回路の出力点Ｎ１を電源電圧ＶＤＤにプルアップするｐＭＯＳトランジスタＴＰ４とを設ける。 - 特許庁
  • After that, when the signal LC becomes an 'L' level, F/Fs 163, 164 and 165 are reset, the output of the NOR gate 167 becomes an 'H' level, the refresh request is inputted into a refresh pulse generating circuit 170 and a refresh enable signal RERF is outputted.
    その後ラッチコントロール信号LCが“L”レベルとなる時点でF/F163,164,165がリセットされ、NORゲート167の出力が“H”レベルとなり、リフレッシュ要求がリフレッシュ用パルス発生回路170に入力されてリフレッシュイネーブル信号RERFが出力される。 - 特許庁
  • Then, the output point N1 of the NOR gate circuit 10 is directly pulled up to the power supply voltage by the output S1 of the high potential detecting circuit.
    そこで、ＮＯＲゲート回路１０の出力点Ｎ１を、高電位検出回路の出力Ｓ１により直接、電源電圧にプルアップする。 - 特許庁
  • To obtain a drive circuit for a power converter capable of transmitting a plurality of signals for controlling a gate without increasing the number of components nor cost.
    部品点数、コストを増大させずに、ゲートを制御するための信号を複数伝達することができる電力変換器の駆動回路を得る。 - 特許庁
  • When the output side of the NOR gate turns to the H state, a switching circuit 40 turns to ON and a port 51 of a reset IC 50 turns to the L state.
    ＮＯＲゲートの出力側がＨ状態となるとスイッチング回路４０がオンとなり、リセットＩＣ５０のポート５１がＬ状態となる。 - 特許庁
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