「ORs」を含む例文一覧(63)

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  • (v) Indoor workshops where the work roasting or sintering ors is carried out;
    五　鉱物の焙焼又は焼結の業務を行う屋内作業場 - 日本法令外国語訳データベースシステム
  • A XOR computing unit 44 finds exclusive ORs g1, g2, g3, g4 of both of them.
    ＸＯＲ演算器４４は両者の排他的論理和g1,g2,g3,g4を求める。 - 特許庁
  • An OR circuit 7 Ors outputs of the level comparators 5, 6.
    オア回路７はレベル比較器５，６の出力のオアをとる。 - 特許庁
  • Moreover, ORs 421-42p forcibly output signals S1-Sp denoting a comparison result of 'H'.
    また、ＯＲ４２_１〜４２_ｐからは強制的に“Ｈ”の比較結果の信号Ｓ１〜Ｓｐが出力される。 - 特許庁
  • An asynchronization discrimination section 14 ORs the outputs to provide an output of a detection signal for synchronization discrimination.
    非同期判定部１４はこれらの出力の論理和をとり同期判定の検出信号を出力する。 - 特許庁
  • The exclusive-ORs 32a, 33a are previously calculated and are recorded as a table in the S box 29.
    排他的論理和３２ａ、３３ａは事前に計算されテーブルとしてＳ箱２９に記録される。 - 特許庁
  • If weighting is applied, the environmental footprint results shall be multiplied by the weighting fact ors provided.
    重み付けを適用した場合、環境フットプリントの計算結果を、指定の重み付けファクタで乗じる。 - 経済産業省
  • An OR gate OR1 ORs the outputs of FF1 and FF3 and the set output of the FF5 and an OR gate OR2 ORs the outputs of FF1 and FF2 and the reset output of FF5.
    オアゲートＯＲ１はＦＦ１，ＦＦ３の出力とＦＦ５のセット出力の論理和をとり、オアゲートＯＲ２はＦＦ１，ＦＦ３の出力とＦＦ５のリセット出力の論理和をとる。 - 特許庁
  • An OR circuit 13 ORs a frame synchronizing signal and emulation detection pulse of the flag correlation detection circuit 12 and provides an output.
    ＯＲ回路１３は、フレーム同期信号とフラグ相関検出回路１２のエミュレーション検出パルスとを論理和演算して出力する。 - 特許庁
  • The OR gate 512 ORs the output of the right shifter 511 and an output of the OR gate 508.
    ＯＲゲート５１２は、右シフタ５１１の出力、及びＯＲゲート５０８の出力の論理和を演算する。 - 特許庁
  • An exclusive OR circuit 22 exclusively ORs the output signal of the amplifier 14 and a signal, with which the output signal is delayed by the delay circuit 24.
    排他的論理和回路２２は、増幅器１４の出力信号と、それを遅延回路２４で遅延した信号との間で排他的論理和をとる。 - 特許庁
  • A total bit check section 220 outputs total bit check data based on exclusive ORs of all the bits of the coded data I.
    全ビット検査部２２０は、符号化データＩの全ビットの排他的論理和に基づく全ビット検査データを出力する。 - 特許庁
  • A 2nd processing system 18 reads the alarm information in the 1st memory area 16A and the alarm information in the 2nd memory area 16B after a unit time and ORs them.
    第２の処理系１８は、単位時間後に第１のメモリ領域１６Ａ，第２のメモリ領域１６Ｂの警報情報を読み出して論理和を取る。 - 特許庁
  • An OR circuit 61 ORs those results and its result is outputted as a mode monitor detection signal.
    これらの論理和がＯＲ回路６１で求められ、この結果がモード監視検出信号として出力される。 - 特許庁
  • If normalisation is applied, the normalised environm ental footprint results shall be calculated using the provided normalisation fact ors.
    標準化を適用する場合、指定の標準化ファクタを用いて、環境フットプリントの標準化した結果を計算する。 - 経済産業省
  • Organisations shall rep ort study outcomes, targets, and progress using both absolut e and int ensity-based performance indicat ors.
    組織は調査の成果、目標、進捗を、総量・原単位両方のパフォーマンス指標を用いて報告する。 - 経済産業省
  • A transmission block exclusively Ors transmission data 26 and a synchronization FP 32 to generate a transmission FP 24, and a receiver side exclusively Ors received data and the transmission FP 24 to detect matching of a prescribed frame period.
    送信ブロック１０で送信データ２６と同期ＦＰ３２の排他的論理和を行って送信ＦＰ２４を生成し、受信側では受信データと送信ＦＰ２４の排他的論理和を行って、所定のフレーム周期Ｆとの一致の検出を行うようにしている。 - 特許庁
  • All classified inputs/outputs in each environmental footprint impact category shall be assigned charact erisation fact ors representing the contri bution per unit input/output to the category, using the provided charact erisation fact ors.
    環境フットプリントの各影響領域に分類したすべてのインプット・アウトプットデータには、インプット・アウトプットの単位量あたりカテゴリ寄与度を表す特性化ファクタを割り当てる。その際、指定の特性化ファクタを用いる。 - 経済産業省
  • The OR circuit 7 ORs a status from a port 01 of the CPU 4 and data received by the optical reception circuit 17, gives its output to one of input terminals of the OR circuit 6 and to the optical transmission circuit 11, and the OR circuit 6 ORs an output of the OR circuit 7 and data received by the optical reception circuit 18 and gives its output to the optical transmission circuit 12.
    ＯＲ回路７は、ＣＰＵ４のポートＯ１からのステータスと光受信回路１７の受信データとの論理和演算を行い、その出力は光送信回路１１およびＯＲ回路６の入力端子の一方に入力され、ＯＲ回路６はＯＲ回路７の出力と光受信回路１８の受信データとの論理和演算を行い、その出力は光送信回路１２に入力される。 - 特許庁
  • The OR gate 3 ORs the digital signals from the comparator 1 and the timer 2 and gives a resulting digital signal to a driver 4.
    ＯＲゲート３は、コンパレータ１及びタイマ２から供給されたデジタル信号の論理和をとって、結果を表すデジタル信号をドライバ４に供給する。 - 特許庁
  • An OR circuit 70 ORs signals S4 and S5 from the 2-cycle toggle circuit 50 and the 2-cycle shift circuit 60 and outputs the result as a final clock signal CLKOUT.
    論理和回路７０は、２周期トグル回路５０および２周期シフト回路６０からの各信号Ｓ４およびＳ５の論理和を演算し、最終的なクロック信号ＣＬＫＯＵＴとして出力する。 - 特許庁
  • Each subsystem exclusive-ORs the values of respective bit counters 814, 818, 822, 826 to generate an availability status for the shared resource (810).
    各サブシステムは各ビットカウンタ（８１４，８１８，８２２，８２６）の値を排他的ＯＲすることにより共有資源（８１０）に対する可用性状態を発生する。 - 特許庁
  • When the value of the register 30 becomes '1', AND elements 32 to 38 output the values of a divisor B from registers 14 to 22 and subtraction is executed in exclusive-ORs 40 to 46.
    レジスタ３０の値が「1」になると、論理積素子３２〜３８は、レジスタ１４〜２２からの除数Bの値を出力し、排他的論理和素子４０〜４６において減算が実行される。 - 特許庁
  • An XOR 3 exclusively ORs the outputs of the FF 1 and FF 2 and its operation result is taken in by an FF 6 when the operation clock C2 falls and supplied to a selector 8.
    ＸＯＲ３により、ＦＦ１とＦＦ２の各出力の排他的論理和が演算され、演算結果が動作クロックＣ２の立ち下がりでＦＦ６により取り込まれ、セレクタ８に供給される。 - 特許庁
  • The exclusive-ORs with the scrambling data are successively taken for the entire part of the data frame including the initial value (seed), thereby, randomizing of the data within the data frame is performed (ST106).
    そして、前記初期値（シード）を含む前記データフレーム全体に対して、スクランブルデータとの排他的論理和を順にとることによって、前記データフレーム内のデータのランダム化を行う（ＳＴ１０６）。 - 特許庁
  • An OR gate 48 ORs a 100 Hz signal (a) for conducting the dither current control and a 10 kHz signal d having ON width narrower than the signal b and outputs a resulting signal e to an AND gate 47.
    ＯＲゲート４８は、ディザー電流制御を行うための１００Ｈｚの信号ａと信号ｂより狭いオン幅の１０ｋＨｚの信号ｄの論理和をとり、その結果の信号ｅをＡＮＤゲート４７に出力する。 - 特許庁
  • The EXOR gate 2 exclusive ORs the received signals, generates a pulse signal with a pulse width, corresponding to the delay time and outputs it to an input terminal of a low-pass filter 3.
    ＥＸＯＲゲート２は、入力した信号の排他的論理和を取り、遅延時間に対応するパルス幅を有するパルス信号を生成して、ローパスフィルタ３の入力端子に出力する。 - 特許庁
  • Moreover, An OR circuit 8 ORs signals outputted from the NOR circuit 6 and the pulse generating circuit 7 and outputs the ORed signal from the output terminal 9 to provide an output of a signal not including defective pulses.
    更に、ＮＯＲ回路６及びパルス発生回路７より出力された信号をＯＲ回路８で論理演算した信号を出力端子９より出力することで、パルス割れの無い信号を出力することができる。 - 特許庁
  • An exclusive OR circuit 34 generates exclusively ORs of these pulse sequences and output a pulse sequence resulting from the delay of the rising edge and the falling edge of the reference pulse sequence.
    排他的論理和回路３４は、これらの排他的論理和を生成し、基準パルス列の立ち上がりエッジ及び立ち下がりエッジが遅延したパルス列を出力する。 - 特許庁
  • A first exclusive OR circuit 40 exclusively ORs the parity code of data stored in a memory 10 and a monitor pattern related to the storage address inside the memory when writing data to the memory 10.
    第１のエクスクルーシブオア回路４０は、メモリへのデータ書き込み時に、メモリに収容されるデータのパリティ符号とメモリ内での収容アドレスに関連する監視パターンの排他的論理和を生成する。 - 特許庁
  • An edge detection circuit 7 detects an edge of an infrared ray input 1 and an OR circuit 8 Ors the edge signal with serial data and an LPF 9 receives an OR output X(Z) and a tap total number signal 3.
    エッジ検出回路７で赤外線入力１のエッジを検出し、このエッジ信号とシリアルデータとの論理和をオア回路８でとり、この論理和出力Ｘ（Ｚ）とタップ総数信号３とをＬＰＦ９へ入力する。 - 特許庁
  • Spread spectrum signals and delayed diffusion sequence codes are given to a transmitting signal sequence generating section 207, and the section 207 calculates not only ORs but also ANDs the spread spectrum signals and delayed diffusion sequence codes.
    送信信号系列作成部２０７にはスペクトラム拡散信号及び遅延拡散系列符号が与えられ、スペクトル拡散信号と遅延拡散系列符号との論理和をとるとともに論理積をとる。 - 特許庁
  • A set of logical ORs of a set of additional attribute items set to each of the plurality of directories in which the document data is classified is set as additional attribute items of the document data.
    また、当該文書データが分類されている複数のディレクトリの各々に対して設定された追加属性項目のセットの論理和のセットを当該文書データの追加属性項目として設定する。 - 特許庁
  • An OR image acquiring means 154c ORs the segmented image for a plurality of screens about a rectangular part with no rectangle intersecting and performs processing for acquiring an OR image for one screen obtained by averaging a rectangular part where rectangles overlap.
    ＯＲ画像取得手段１５４ｃは、複数画面分の切り出し画像を、矩形が交差しない矩形部分について論理和をとり、矩形が重なる矩形部分について平均をとった一画面分のＯＲ画像を取得する処理を行う。 - 特許庁
  • A second exclusive OR circuit 41 exclusively ORs the check bit read out of the memory 10 and a collate pattern related to the storage address in the memory at the time of reading data out of the memory 10.
    第２のエクスクルーシブオア回路４１は、メモリからのデータ読み出し時に、メモリから読み出した検査ビットとメモリ内での収容アドレスに関連する照合パターンの排他的論理和を生成する。 - 特許庁
  • An array controller records, e.g. inputted data (a), (b), and (c) in drives 1, 2, and 3, exclusively ORs the data (a), (b), and (c), and records the operation result in the parity drive 4.
    アレイコントローラは入力された例えばデータａ、ｂ、ｃをそれぞれドライブ１、２、３に記録すると共に、データａ、ｂ、ｃの排他的論理和を取ってこの演算結果をパリティードライブ４に記録する。 - 特許庁
  • Then, three selection bits s1, s2, and s3 according to the connection relation of the selected M sequence are outputted, and exclusive ORs between them are operated in order by EXOR circuits 103a to 103c, and they are fed back to the first stage R0.
    そして、選択されたＭ系列の接続関係に応じた３つの選択ビットｓ１、ｓ２、ｓ３が出力され、ＥＸＯＲ回路１０３ａ〜１０３ｃによって順番に排他的論理和が取られた後、初段Ｒ０にフィードバックされる。 - 特許庁
  • An alarm processing unit 103 ORs outputs of both the detectors and raises an alarm when at least either of both the detectors detects a fault.
    両検出器の出力はアラーム処理器１０３で論理和を求め、両検出器の少なくとも一方が異常を検出したときはアラームを発出する。 - 特許庁
  • An EX-OR circuit group 16 exclusively ORs the external video data ED and ED stored in the same addresses of both the line memories 12 and 13, bit by bit.
    ＥＸ−ＯＲ回路群１６は、両ラインメモリ１２・１３の同一アドレスに蓄積された外部映像データＥＤ・ＥＤをビット毎に排他的論理和する。 - 特許庁
  • An OR circuit 51 ORs an input and an output of the delay circuit 41, generates a pre-bias signal in a signal status of logic value "1" within the transmission interval, and gives it to a bias drive circuit 61.
    論理和回路５１は遅延回路４１の入力と出力との論理和を取って送信区間内論理値“１”の信号状態であるプリバイアス信号を生成しそれをバイアス用駆動回路６１に与える。 - 特許庁
  • The OR gate 15 of a signal processing means 13 ORs the outputs and outputs a normal signal "0" or "1" the same as the output from the channel not shut off.
    信号処理手段１３の論理和ゲート１５はこれらの出力の論理和を取り、遮断されていない方の回線の出力と同じ正常な信号である“０”又は“１”を出力する。 - 特許庁
  • Additional relevant environmental indicat ors can be included as appropriate as “additi onal environmental information”, with all supporting methods cl early referenced/documented.
    必要に応じ、他に該当する環境指標があれば、すべての支援手法について参照先または説明を明示したうえで、「追加的環境情報」として加えてもよい。 - 経済産業省
  • Where allocation by physical relationship is to be applied, the OFSR shall specify the relevant underlying physical relationships to be considered, and establish the relevant allocation fact ors.
    物理的関係によるアロケーションを適用する場合、OFSRでは、内在する物理的関係で検討対象とするものを規定し、適切なアロケーションファクタを確立する。 - 経済産業省
  • An EX-OR circuit of a descramble side exclusively ORs the audio data scrambled for a voice period with the PN code to descramble the audio data, and zero data and a mute signal are outputted for a non-voice period or a period close thereto.
    デスクランブル装置側においては、スクランブルされたオーディオデータがＥＸ−ＯＲ回路１３によりＰＮ符号との間で排他的論理和がとられてデスクランブルされ、無音区間又は無音に近い区間ではゼロデータ及びミュート信号が出力される。 - 特許庁
  • The EX-OR circuit of a descrambler side exclusively ORs the audio data scrambled for a voice period with the PN code to descramble the audio data and the output signal of the audio data for the non-voice period or the period close thereto is selected.
    デスクランブル装置側においては、有音区間でスクランブルされたオーディオデータがＥＸ−ＯＲ回路１３によりＰＮ符号との間で排他的論理和がとられてデスクランブルされ、無音区間又は無音に近い区間ではスルーパスの出力信号が選択される。 - 特許庁
  • To provide a new functional beverage as sport drink/refreshing drink containing sugar derived from grain, having excellent water absorption into the body, and corresponding to an oral rehydration solution (ORS) specified in the WHO guideline.
    穀物由来の糖分を備え、且つ体内への水分吸収に優れたスポーツ飲料・清涼飲料を提供すると共に、ＷＨＯのガイドラインで定められている経口補水液（ＯＲＳ）に対応できる新規な機能性飲料を提供する。 - 特許庁
  • An intermittent reset signal generating circuit 8 ORs a pseudo pulling detecting signal outputted by the area deciding circuit 9 and the carrier wave non-synchronizing detecting signal outputted by the carrier wave non-synchronizing detecting circuit 7 and makes the loop filter 4 generate a reset pulse in a fixed cycle.
    間欠リセット信号発生回路８は領域判定回路９により出力される疑似引き込み検出信号と搬送波非同期検出回路７により出力される搬送波非同期検出信号の論理和をとりループフィルタ４に一定周期でリセットパルスを発生させる。 - 特許庁
  • An OR circuit 104 Ors the input clock S102 and the pause signal S103 to generate a write clock S104 with which the reception of a data compression means 105 is conducted to process the input data S101 for each optional data number.
    論理和回路１０４で入力クロックＳ１０２とポーズ信号Ｓ１０３の論理和を取ってデータ圧縮手段１０５の取り込み動作を行なわせる書き込みクロックＳ１０４を生成することにより、任意のデータ個数毎に区切って入力データＳ１０１を処理することができる。 - 特許庁
  • A transmitter station 1 exclusively ORs a sequence of immediate communication type information to be transmitted and a sequence of pseudo random numbers generated by a pseudo random number generating part 109 on the basis of a data encryption key from a magnetic storage device 101, thereby performing encryption using a common key scheme for transmitting the immediate communication type information.
    送信局１は、送信すべき即時通信型情報の系列と、磁気記憶装置１０１よりのデータ暗号化鍵を種に、疑似乱数発生部１０９が発生した疑似乱数系列との排他的論理和をとることにより、共通鍵方式による暗号化を行なつて即時通信型情報を伝送する。 - 特許庁
  • A routing address generating part 5 exclusively ORs one bit of a routing address as one part of the memory access address and one bit except the routing address of the memory access address for very vector element as a new routing address in place of one bit of the routing address.
    ルーティングアドレス生成部５は、各ベクトル要素毎に、メモリアクセスアドレスの一部であるルーティングアドレスの１ビットとメモリアクセスアドレスのルーティングアドレス以外の１ビットとの排他的論理和をとり、ルーティングアドレスの１ビットと置き換えて新たなルーティングアドレスとする。 - 特許庁
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