「Parity Bit」を含む例文一覧(257)

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  • set the parity bit
    パリティービットを 1 にする - 研究社 英和コンピューター用語辞典
  • Generate parity bit in output and expect parity bit in input.
    出力にパリティビット (parity bit) を付加し、 入力にもパリティビットがあるものとする。 - JM
  • PARITY CIRCUIT AND PARITY BIT GENERATING METHOD
    パリティ回路、及びパリティビット生成方法 - 特許庁
  • A parity arithmetic unit 6 generates a parity bit.
    パリティ演算部６は、パリティビットを生成する。 - 特許庁
  • DATA/PARITY BIT READING METHOD
    データ／パリティビット読出し方法 - 特許庁
  • The device comprises a parity bit generator, a first parity bit location generator and a parity bit inserting unit.
    パリティービット生成装置、第１パリティービット位置生成装置及びパリティービット挿入装置を具えている。 - 特許庁
  • A memory 17 for parity stores a parity bit from a parity operation result.
    パリティ用メモリ１７はｍビットのパリティ演算結果によりパリティビットを記憶する。 - 特許庁
  • When the bit is '0', parity bits are stored on the high-order four-bit side of the parity memory 10, bit when the bit is '1', on the other hand, the parity bits are stored on the low-order four-bit side of the parity memory 10.
    そのビットが“０”のときはパリティメモリ１０の上位４ビット側にパリティビットを格納し、そのビットが“１”のときはパリティメモリ１０の下位４ビット側にパリティビットを格納する。 - 特許庁
  • RANDOM ACCESS MEMORY ARRAY WITH PARITY BIT STRUCTURE
    パリティビット構造を具備するランダムアクセスメモリアレイ - 特許庁
  • The least significant bit is replaced with a parity detection bit, among the row of bits to which parity detection is executed.
    パリティ検出が施されるビット列のうち、最下位ビットをパリティ検出ビットに置き換える。 - 特許庁
  • The Microsoft protocol uses 1 start bit, 7 data bits, no parity and one stop bit at the speed of 1200 bits/sec.
    マイクロソフトプロトコルは、1200 bits/sec のスピードで、1 スタートビット(1 start bit)、7 データビット(7 data bits)、パリティなし、1 ストップビット(1 stop bit)である。 - JM
  • A parity bit production part 110 produces an FEC parity bit from the transmission data for correcting an error.
    パリティビット作成部１１０は、送信データから誤り訂正のためのＦＥＣのパリティビットを作成する。 - 特許庁
  • To check a parity bit while no parity bit data line is provided between a cell buffer monitor and a cell buffer.
    セルバッファとの間にパリティビット用データ線を設けない状態でパリティビットのチェックを可能にする。 - 特許庁
  • A modulation part 102 modulates the parity bit data and the systematic bit data.
    変調部１０２は、パリティビットデータとシステマティクビットデータとを変調する。 - 特許庁
  • It has odd parity set in bit 0 of each byte.
    この配列の各バイトのビット 0 は奇数パリティである。 - JM
  • When a write access occurs, a parity processing circuit writes the parity bit generated by the parity generation circuit into a memory.
    書き込みアクセス時、パリティ処理回路は、パリティ生成回路によって生成されたパリティビットをメモリに書き込む。 - 特許庁
  • PARITY BIT INSERTION METHOD AND PARITY CHECK METHOD, CENTER TERMINAL AND SUBSCRIBER DEVICE
    パリティビット挿入方法およびパリティ検査方法，局側装置ならびに加入者装置 - 特許庁
  • Then, when the added parity bit sequence does not correspond to the form requested from the recording and reproducing system, the dummy bit value is changed and the parity bit sequence is replaced with a parity bit sequence corresponding to the changed dummy bit value.
    そして、付加されたパリティビット系列が記録再生系の要求に応じた形態に対応しない場合に、ダミービットの値を変更し、その変更されたダミービットの値に対応するパリティビット系列に置き換える。 - 特許庁
  • The MM protocol uses 1 start bit, 8 data bits, odd parity and one stop bit at the speed of 1200 bits/sec.
    MM プロトコルは 1200 bits/sec で 1 スタートビット、8 データビット、奇数パリティ、 1 ストップビットを使う。 - JM
  • Each parity bit constituting a second parity code is common to all the bits of the first parity code which are accessed at the same time.
    第２パリティコードを構成する各パリティビットは、一度にアクセスされる第１パリティコードの全ビットに共通である。 - 特許庁
  • A cell and a parity bit sent through a data bus 12a are fed to a horizontal parity arithmetic section 50 via an input section 26, where a horizontal parity bit is calculated.
    データバス１２ａにより伝送されたセルおよびパリティビットは入力部２６を経て水平パリティ演算部５０に送られ、水平パリティビットが計算される。 - 特許庁
  • A parity check unit 44 acquires, by a read request from a processor 1, read object data and the parity bit thereof from the data array 43 to perform the parity check of the read object data using the parity bit.
    パリティチェック部４４は、プロセッサ１からリード要求により、リード対象データとそのパリティビットをデータアレイ４３から取得し、パリティビットを用いてリード対象データのパリティチェックを行う。 - 特許庁
  • The parity bit generator generates a parity bit in accordance with data to be outputted, the data comprising a plurality of bits.
    該パリティービット生成装置は出力したいデータに依りパリティービットを生成し、該データは複数のビットを具えている。 - 特許庁
  • A parity bit memory stores a parity bit in regard to each entry to the data storage and each entry to the tag storage.
    パリティビットメモリは、データ記憶装置への各エントリ及びタグ記憶装置への各エントリについてパリティビットを記憶する。 - 特許庁
  • A parity operation circuit 19 generates a parity bit from the gate output (DDO-DDm).
    パリティ演算回路１９はゲート出力（ＤＤ０〜ＤＤｍ）２９からパリティビットを生成する。 - 特許庁
  • A transmission power decision part 111 decides the transmission power of a parity bit retransmission mode from the number of bits of information bit of transmission data and of parity bit.
    送信電力決定部１１１は、送信データの情報ビット及びパリティビットのビット数よりパリティビット再送時の送信電力を決定する。 - 特許庁
  • CONCATENATED CODE DECODER AND METHOD FOR RE-CIRCULATING PARITY BIT
    パリティビットを再循環させる連続コードデコーダ及びその方法 - 特許庁
  • To process bit update and parity update in pipeline.
    ビット更新とパリティ更新とをパイプラインで処理できるようにする。 - 特許庁
  • The first parity bit location generator generates a position N (N is a positive integer) for inserting the parity bit in accordance with a predetermined rule.
    該第１パリティービット位置生成装置は所定の法則に依り該パリティービットの挿入位置Ｎ（Ｎは正の整数）を生成する。 - 特許庁
  • A data array 43 stores data and a parity bit, and a check bit array 46 stores a ECC bit of the data.
    データアレイ４３は、データとパリティビットを記憶し、チェックビットアレイ４６は当該データのＥＣＣビットを記憶する。 - 特許庁
  • To provide an interface circuit which memorizes data which contains a parity bit even if a defective cell is in the parity bit cell of a memory cell array; and to provide a parity bit allocation method and a semiconductor memory.
    メモリセルアレイ中のパリティビットセルに不良セルがあってもパリティビットを含むデータを記憶することができるインターフェース回路、パリティビット割付方法及び半導体記憶装置を提供する。 - 特許庁
  • A parity generation circuit includes a plurality of bit generation circuits.
    パリティ発生回路が複数個のビット発生回路を包含している。 - 特許庁
  • DEVICE AND METHOD OF APPLYING PARITY BIT TO ENCRYPT DATA FOR PROTECTION
    パリティービットでデータに対して暗号保護を行なう装置及び方法 - 特許庁
  • The second modulation section 103b performs adaptive modulation to the parity bit data.
    第２の変調部１０３ｂは、パリティビットデータを適応変調する。 - 特許庁
  • When a read access occurs, the parity processing circuit compares the parity bit generated by the parity generation circuit with a parity bit read from the memory and, if they do not match, outputs an interruption signal to a CPU.
    読み出しアクセス時、パリティ処理回路は、パリティ生成回路によって生成されたパリティビットとメモリから読み出されるパリティビットとを比較し、それらが不一致である場合、割り込み信号をＣＰＵに出力する。 - 特許庁
  • An output circuit is coupled with a bit generation circuit to receive the parity signal, and operates to generate an output parity signal in response to the parity signal from the bit generation circuit.
    出力回路がパリティ信号を受取るためにビット発生回路へ結合されており且つビット発生回路からのパリティ信号に応答して出力パリティ信号を発生すべく動作する。 - 特許庁
  • A parity check is made to bit data related to the parity bits and type information bits read by a type reading section 4, and the packages are transferred based on the bit data that has passed the parity check.
    品種読取部４で読み取られた品種情報ビットおよびパリティビットに係るビットデータに対してパリティチェックを行い、パリティチェックを通過したビットデータに基づいてパッケージを移載する。 - 特許庁
  • It's addition modulo 2, just like in the parity bit check on your computer.
    足し算をして2で割った余り コンピューターのパリティーチェックと同じです - 映画・海外ドラマ英語字幕翻訳辞書
  • The parity bit inserting unit inserts the parity bit in a position between the (N-1)th and Nth bits of the data in accordance with the insertion position N generated by the first parity bit location generator, thereby generating encrypted data.
    該パリティービット挿入装置は該第１パリティービット位置生成装置の生成した挿入位置Ｎに依り、該パリティービットを該データの第Ｎ−１と第Ｎビットの間に挿入し、暗号化したデータを生成する。 - 特許庁
  • A parity bit is added to a data block including plural logical groups.
    複数の論理グループを含むデータ・ブロックに１つのパリティ・ビットが付加される。 - 特許庁
  • In a parity generation circuit 63, parity bits are generated on the basis of the information bits input at mp bit units, and output at (q) bit units.
    パリティ生成回路６３においては、mpビット単位で入力された情報ビットに基づいてパリティビットが生成され、qビット単位で出力される。 - 特許庁
  • SEMICONDUCTOR STORAGE APPARATUS, AND METHOD FOR DETECTING FAILURE IN PARITY BIT GENERATING CIRCUIT
    半導体記憶装置、および、パリティビット発生回路の故障検出方法 - 特許庁
  • By default, the serial port settings are: 9600 baud, 8 bits, no parity, and 1 stop bit.
    デフォルトのシリアルポート通信速度は、9600 ボー、 8ビット、パリティなし、ストップビット 1 です。 - FreeBSD
  • The parity stored in the transmitted optical transmission management byte is compared with a parity of a received signal to calculate the number of bit errors and a bit error rate.
    伝達されてきた光伝送管理バイトに格納されているパリティと、受信した信号のパリティを比較し、ビット誤り個数、ビット誤り率を算出する。 - 特許庁
  • The puncturing part 106 performs decision processing as to whether only a parity bit is to be punctured according to the regularity of the arrangement of an information bit and a parity bit in each frame and performs puncturing.
    パンクチャリング部１０６は、フレーム毎の情報ビットとパリティビットの配置の規則性に従って、パリティビットのみパンクチャリングを行うかどうかの判断処理を行い、パンクチャリングを行う。 - 特許庁
  • Information bits, first parity bits, and second parity bits read in 3 bits are held in an information bit queue 108, a first parity bit queue 109 and a second parity bit queue 110, respectively, and data supply to data dematching circuits 111, 112 is adjusted by the queues 109, 110.
    ３ビットずつ読み出した情報ビット、第１パリティビット、第２パリティビットをそれぞれ情報ビット用キュー１０８、第１パリティビット用キュー１０９、第２パリティビット用キュー１１０に保持し、これらキュー１０９、１１０によりレートデマッチング回路１１１、１１２へのデータ供給を調整する。 - 特許庁
  • The computing unit 122 adds an one-bit parity bit D123 stored on a shift register 123 to the information bits D122-1 to D122-7 to obtain a new one-bit parity bit D124 responsible for the LDPC code for storage in the shift register 123.
    演算器１２２は、情報ビットD122-1乃至D122-7と、シフトレジスタ１２３に記憶された１ビットのパリティビットD123とを加算することにより、LDPC符号の新たな１ビットのパリティビットD124を求め、シフトレジスタ１２３に記憶させる。 - 特許庁
  • The controller has a first parity generator for generating the horizontal parity bits, a second parity generator for generating the vertical parity bits, a horizontal error bit identification part for using the horizontal parity bits, a vertical error bit identification part for using the vertical parity bits, and a bit correction part for correcting the storage data in response to signals from the horizontal/vertical error bit identification parts.
    上記コントローラは、上記水平パリティビットを生成する第１パリティ生成器と、上記垂直パリティビットを生成する第２パリティ生成器と、上記水平パリティビットを用いる水平方向誤りビット特定部と、上記垂直パリティビットを用いる垂直方向誤りビット特定部と、上記水平／垂直方向誤りビット特定部からの信号により上記記憶データの訂正を行うビット訂正部とを有する。 - 特許庁
  • These parity bit and data to be transmitted comprise a packet as a transmission unit.
    このパリティビットと被送信データとは、送信ユニットとしてのパケットを構成する。 - 特許庁
  • This will result in 8-bit, no parity connections.
    上記の例を利用した場合、FreeBSD 1.1.5 以降ではパリティなし、8ビットの接続が行われます。 - FreeBSD
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