「Parity bits」を含む例文一覧(134)

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  • The parity bits are compared with parity bits generated from a query data value.
    これら参照パリティビットが、照会データ値から生成されるパリティビットと比較される。 - 特許庁
  • A redundancy signal removal part 50 removes the CRC bits and parity bits.
    冗長信号除去部５０は、ＣＲＣビット、パリティビットを除去する。 - 特許庁
  • A vertical parity generating circuit 6 operates vertical parity bits as to each row of the above data, a horizontal parity generating circuit 8 operates horizontal parity bits as to the vertical parity bits outputted from the vertical parity generating circuit 6, and a comparison circuit 10 compares the vertical parity bits added to the above data with the horizontal parity bits outputted from the horizontal parity generating circuit 8.
    垂直パリティ生成回路６は、上記データの各列についての垂直パリティビットを演算し、水平パリティ生成回路８は、垂直パリティ生成回路６の出力である垂直パリティビットについての水平パリティビットを演算し、比較回路１０は、上記データに付加された垂直パリティビットと水平パリティ生成回路８の出力である水平パリティビットとを比較する。 - 特許庁
  • Parity bits are punctured in order with the small column weight of a parity check matrix corresponding to the individual parity bits.
    個々のパリティビットに対応する、パリティ検査行列の列重みが小さい順にパリティビットをパンクチャする。 - 特許庁
  • The MM protocol uses 1 start bit, 8 data bits, odd parity and one stop bit at the speed of 1200 bits/sec.
    MM プロトコルは 1200 bits/sec で 1 スタートビット、8 データビット、奇数パリティ、 1 ストップビットを使う。 - JM
  • The reference parity bits are compared with parity bits generated from a query data value masked by the retrieved mask bits.
    これら参照パリティビットが、検索されたマスクビットによってマスクされた照会データ値から生成されるパリティビットと比較される。 - 特許庁
  • A rate dematching processing section 102 in matching with the detection independently applies rate dematching to the system bits, the first parity bits, and the second parity bits and stores the system bits, the first parity bits, and the second parity bits subjected to the rate dematching to an output memory 103.
    それに合わせてレートデマッチング処理部１０２はシステムビットと第１パリティビットと第２パリティビットとをそれぞれ独立にレートデマッチし、そのレートデマッチしたシステムビットと第１パリティビットと第２パリティビットとを出力メモリ１０３に格納する。 - 特許庁
  • An encoding unit 130 performs encoding using the parity generator matrix g to acquire parity bits.
    符号化部１３０は、パリティ生成行列ｇを用いて符号化してパリティビットを取得する。 - 特許庁
  • The least significant bit is replaced with a parity detection bit, among the row of bits to which parity detection is executed.
    パリティ検出が施されるビット列のうち、最下位ビットをパリティ検出ビットに置き換える。 - 特許庁
  • Each parity bit constituting a second parity code is common to all the bits of the first parity code which are accessed at the same time.
    第２パリティコードを構成する各パリティビットは、一度にアクセスされる第１パリティコードの全ビットに共通である。 - 特許庁
  • The Microsoft protocol uses 1 start bit, 7 data bits, no parity and one stop bit at the speed of 1200 bits/sec.
    マイクロソフトプロトコルは、1200 bits/sec のスピードで、1 スタートビット(1 start bit)、7 データビット(7 data bits)、パリティなし、1 ストップビット(1 stop bit)である。 - JM
  • The Mousesystems protocol uses 1 start bit, 8 data bits, no parity and two stop bits at the speed of 1200 bits/sec.
    マウスシステムズプロトコルは、1200 bits/secで、1 スタートビット、8 データビット、パリティなし、2 ストップビットである。 - JM
  • Choose 7 or 8 data bits; none, even, or odd parity; and 1 or 2 stop bits.
    そして、データビット (7 または 8)、 パリティ(偶/奇/なし)、ストップビット (1 または 2) を選んでください。 - FreeBSD
  • The frames of information bits and the parity bits are then transmitted to the terminals.
    情報ビットとパリティ・ビットとのフレームはその後端末に伝送される。 - 特許庁
  • Then bits of decoded data other than the CRC parity bits are sequentially received and calculated.
    そして、復号データの該ＣＲＣパリティビット以外の部分を順次入力して演算させる。 - 特許庁
  • When the bit is '0', parity bits are stored on the high-order four-bit side of the parity memory 10, bit when the bit is '1', on the other hand, the parity bits are stored on the low-order four-bit side of the parity memory 10.
    そのビットが“０”のときはパリティメモリ１０の上位４ビット側にパリティビットを格納し、そのビットが“１”のときはパリティメモリ１０の下位４ビット側にパリティビットを格納する。 - 特許庁
  • In odd parity, the sum of the bits must be odd.
    奇数パリティーでは, ビットの和は奇数でなければならない - 研究社 英和コンピューター用語辞典
  • a coding system that incorporates extra parity bits in order to detect errors
    エラーを見つけるために余分なパリティービットを組み込むコード体系 - 日本語WordNet
  • In a multiplexer 64, the parity bits are added to the information bits delayed in a delay circuit 61 and code bits are generated.
    マルチプレクサ６４においては、遅延回路６１において遅延された情報ビットに、パリティビットが付加されて符号ビットが生成される。 - 特許庁
  • As the error detecting and correcting capability of each block, parity bits are assigned by one bit to each block and a parity area integrating the parity bits is disposed to the heading part of the data sector.
    そして、各ブロックの誤り検出訂正能力として、パリティビットを各ブロックに対して１ビットずつ割り当て、パリティビットを統合したパリティ部をデータセクタの先頭に配置する。 - 特許庁
  • A parity check is made to bit data related to the parity bits and type information bits read by a type reading section 4, and the packages are transferred based on the bit data that has passed the parity check.
    品種読取部４で読み取られた品種情報ビットおよびパリティビットに係るビットデータに対してパリティチェックを行い、パリティチェックを通過したビットデータに基づいてパッケージを移載する。 - 特許庁
  • The second parity code is a code common to all the bits of a plurality of the first parity codes, so that the second parity code can be generated by a single operation and detection of the error of the first parity code in a single operation.
    第２パリティコードは、複数の第１パリティコードの全ビットに共通のコードであるため、１回の演算で第２パリティコードを生成でき、１回の演算で第１パリティコードのエラーを検出できる。 - 特許庁
  • The parity bit generator generates a parity bit in accordance with data to be outputted, the data comprising a plurality of bits.
    該パリティービット生成装置は出力したいデータに依りパリティービットを生成し、該データは複数のビットを具えている。 - 特許庁
  • A puncture unit (data reduction unit) 140 punctures parity bits corresponding to the rows of the zero matrix out of the acquired parity bits as bits not to be transmitted.
    パンクチャ部（データ削減部）１４０は、得られたパリティビットのうち、ゼロ行列の行に対応するパリティビットを、送信しないビットとしてパンクチャする。 - 特許庁
  • An error detection part 3 confirms parity bits and control bits when confirmation of data matching is completed, executes parity check and control bit check based on the bits to detect an error of the instruction signal.
    エラー検出部３は、データ一致の確認が完了すると、パリティビットとコントロールビットを確認し、これらのビットに基づくパリティチェックとコントロールビットチェックを実行して、指令信号のエラーを検出する。 - 特許庁
  • For example, when read/write operation of 7 bits data in which parity bits of 3 bits are added to 4 bits data is performed for a memory cell array 21, error correction is performed every 7 bits data.
    メモリセルアレイ２１に、例えば、４ビットのデータに３ビットのパリティビットが付加された７ビットデータのリード／ライト動作を行う際、７ビットデータ毎にエラー訂正が行われる。 - 特許庁
  • General data having 16 bit length and a high speed non-requirement instruction code are added with parity 5 bits, and a high speed requirement instruction code having 12 bit length is added with parity 9 bits in the form of "4+parity 3 bits"×3, and stored in a built-in memory 2.
    １６ビット長を持つ一般データおよび高速不要命令コードにはパリティ５ビットを付加し、１２ビット長を持つ高速要命令コードには「４＋パリティ３ビット」×３の形式で都合パリティ９ビットを付加して内蔵メモリ２に格納する。 - 特許庁
  • Try dialing into the system; be sure to use 8 bits, no parity, and 1 stop bit on the remote system.
    この時、8ビット、パリティなし、 1ストップビットで接続するようにしてください。 - FreeBSD
  • By default, the serial port settings are: 9600 baud, 8 bits, no parity, and 1 stop bit.
    デフォルトのシリアルポート通信速度は、9600 ボー、 8ビット、パリティなし、ストップビット 1 です。 - FreeBSD
  • The frames are then coded based on a particular block code to provide parity bits.
    フレームはその後パリティ・ビットを供給するために特定のブロック符号に基づいて符号化される。 - 特許庁
  • The mapping section 300-2 modulates the parity bits to carry out symbol mapping.
    マッピング部３００−２は、パリティビットを変調してシンボルマッピングを行う。 - 特許庁
  • Information bits, first parity bits, and second parity bits read in 3 bits are held in an information bit queue 108, a first parity bit queue 109 and a second parity bit queue 110, respectively, and data supply to data dematching circuits 111, 112 is adjusted by the queues 109, 110.
    ３ビットずつ読み出した情報ビット、第１パリティビット、第２パリティビットをそれぞれ情報ビット用キュー１０８、第１パリティビット用キュー１０９、第２パリティビット用キュー１１０に保持し、これらキュー１０９、１１０によりレートデマッチング回路１１１、１１２へのデータ供給を調整する。 - 特許庁
  • In the absence of a CAM or RAM bit error, the reference parity bits from the RAM will match.
    ＣＡＭまたはＲＡＭにビットエラーがない場合、ＲＡＭからの参照パリティビットが整合する。 - 特許庁
  • A turbo encoding section 100 applies turbo encoding to transmission data and outputs systematic bits and parity bits.
    ターボ符号化部１００は、送信データをターボ符号化し、システマチックビットおよびパリティビットを出力する。 - 特許庁
  • A syndrome generation section 101 generates a syndrome S101 from data RD including data bits and parity bits.
    シンドローム生成部１０１は、データビットとパリティビットとを含むデータＲＤからシンドロームＳ１０１を生成する。 - 特許庁
  • To provide a rate dematching and deinterleaving apparatus and a method thereof capable of processing system bits and first and second parity bits without dividing them.
    システムビットと第１パリティビットと第２パリティビットを分けずに処理できるようにすること。 - 特許庁
  • Where port is the device entry for the serial port (ttyd0, ttyd1, etc.), bps-rate is the bits-per-second rate at which the printer communicates, and parity is the parity required by the printer (either even, odd, none, or zero).
    ここで、port シリアルポート (ttyd0、 ttyd1 など) のデバイスエントリで、bps-rateは プリンタとの通信の転送速度[bit/秒]、 parityはプリ ンタとの通信で必要とされるパリティ (even、odd、 none、zeroのいずれか) を表わしていま す。 - FreeBSD
  • The parity bit inserting unit inserts the parity bit in a position between the (N-1)th and Nth bits of the data in accordance with the insertion position N generated by the first parity bit location generator, thereby generating encrypted data.
    該パリティービット挿入装置は該第１パリティービット位置生成装置の生成した挿入位置Ｎに依り、該パリティービットを該データの第Ｎ−１と第Ｎビットの間に挿入し、暗号化したデータを生成する。 - 特許庁
  • In the subcode sector, 10 subcode sync blocks are formed and to each sync block, 2-byte (16 bits) sync, 3-byte (24 bits) ID, 5-byte (40 bits) subcode data, and 5-byte (40 bits) parity are added.
    サブコードセクタには、１０個のサブコードシンクブロックを形成し、各シンクブロックには、２バイト（１６ビット）のシンク、３バイト（２４ビット）のID、５バイト（４０ビット）のサブコードデータ、５バイト（４０ビット）のパリティを付加する。 - 特許庁
  • In absence of a CAM or RAM bit error, the reference parity bits from the RAM and the parity bits generated from the masked query data will match.
    ＣＡＭまたはＲＡＭにビットエラーがない場合、ＲＡＭからの参照パリティビットおよびマスクされた照会データから生成されるパリティビットが整合する。 - 特許庁
  • In a parity generation circuit 63, parity bits are generated on the basis of the information bits input at mp bit units, and output at (q) bit units.
    パリティ生成回路６３においては、mpビット単位で入力された情報ビットに基づいてパリティビットが生成され、qビット単位で出力される。 - 特許庁
  • For example, in a semiconductor device with a complementary memory, a parity bit is created with respect to positive polarity (Posi) data of (N+1) bits and a parity bit is created with respect to negative polarity (Nega) data of (N+1) bits during writing.
    例えば、相補メモリを備えた半導体装置において、書き込み時に、（Ｎ＋１）ビットの正極（Ｐｏｓｉ）データに対してパリティービットを生成し、（Ｎ＋１）ビットの負極（Ｎｅｇａ）データに対してパリティービットを生成する。 - 特許庁
  • Thus, even when the bit width of parity bits being final bits of caption signal data is narrow, since the data are sampled at the center bit position or the bit position closer to the data front, parity data can accurately be acquired.
    したがって、キャプション信号データの最終ビットであるパリティビットのビット幅が狭い場合であっても、ビットの中心位置または前寄りの位置でサンプリングを行うためパリティデータを正確に取得できる。 - 特許庁
  • Transmission data, n rows by m columns, are transmitted, in such a manner that vertical parity bits as to the horizontal parity bits of each row are added to at least one of n rows.
    ｎ行×ｍ列の送信データは、その各行についての水平パリティビットについての垂直パリティビットがそのｎ行の内の少なくとも１行に付加されて送信される。 - 特許庁
  • The controller has a first parity generator for generating the horizontal parity bits, a second parity generator for generating the vertical parity bits, a horizontal error bit identification part for using the horizontal parity bits, a vertical error bit identification part for using the vertical parity bits, and a bit correction part for correcting the storage data in response to signals from the horizontal/vertical error bit identification parts.
    上記コントローラは、上記水平パリティビットを生成する第１パリティ生成器と、上記垂直パリティビットを生成する第２パリティ生成器と、上記水平パリティビットを用いる水平方向誤りビット特定部と、上記垂直パリティビットを用いる垂直方向誤りビット特定部と、上記水平／垂直方向誤りビット特定部からの信号により上記記憶データの訂正を行うビット訂正部とを有する。 - 特許庁
  • Among 10 bits of one pixel in a Y signal, 4 bits BB, low-order 2 bits × 2 in a transmitted word are used to high-order 4 bits BA, and the low-order 4 bits BB is set as a parity bit for the high-order 4 bits BA, so that a (8, 4) Hamming code is generated.
    そこで、Ｙ信号１ピクセルの１０ビットのうち、上位４ビットＢＡに対し、伝送ワードの下位２ビット×２の４ビットＢＢを使用し、上位４ビットＢＡに対して下位４ビットＢＢをパリティビットとすることで、（８，４）ハミングコードが生成される。 - 特許庁
  • A deinterleave detection section 101 detects whether each of bits is the system bit, the first bit or the second bit from the storage location of each of the bits in an input memory 100 wherein the system bits, the first parity bits, and the second parity bits are stored in a state that the bits are individually subjected to rate matching and interleaving.
    デインタリーブ検出部１０１はシステムビットと第１パリティビットと第２パリティビットとが個別にレートマッチされインタリーブされた状態で格納されている入力メモリ１００における各ビットの格納位置からそのビットがシステムビットであるか第１パリティビットであるか第２パリティビットであるかを検出する。 - 特許庁
  • Further, the data stored in the data storage part 4a are read out and outputted to an output terminal 2, and delayed by ≥1 bits through the write address delay circuit 8, and a parity matching circuit 11 compares the parity generated by the parity generating circuit 10 with the parity read out of the parity storage part 4b and outputs the parity comparison result from a comparison result output terminal 3.
    また、データ記憶部４ａの記憶データを読み出して出力データを出力端子２に出力すると共に、書き込みアドレス遅延回路８で１ビット以上遅延させて、パリティ生成回路１０で生成したパリティと、パリティ記憶部４ｂから読み出したパリティをパリティ照合回路１１で照合してパリティ照合結果を照合結果出力端子３から出力する。 - 特許庁
  • A subcarrier to map parity bits among a systematic bit (S) and parity bits (P_1, P_2) created by encoding transmitted bits (encoding rate R=1/3) is defined as a transmission cancel candidate, and a subcarrier not to be transmitted is selected out of the candidates.
    送信ビットを符号化（符号化率Ｒ＝１／３）することによって作成されるシステマチックビット（Ｓ）とパリティビット（Ｐ_１、Ｐ_２）のうち、パリティビットがマッピングされるサブキャリアを送信キャンセル候補とし、それらの候補の中から送信を行わないサブキャリアを選択する。 - 特許庁
  • This pixel restoration circuit comprises a means for storing pixels with parity bits added in a pixel component unit, and a means for inspecting the parity bits at the scanning of the pixels, after rendering to convert them to video signal, and substituting, in case of an error detected, a value obtained by filtering a plurality of pixels in the vicinity of the parity error detection point by a parity error pixel.
    画素成分単位にパリティービットを付加して画素を画像メモリに記憶する手段と、レンダリング後にこれらを走査してビデオ信号に変換する際、パリティービットを検査し、エラーがある場合にはパリティーエラー検出点近傍の複数の画素をフィルタリングして得られた値をパリティーエラー画素と置き換える手段をもつ画素復元回路。 - 特許庁
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