A PHY circuit 2 is reset in response to the reset signal PERST#, and the link controller 31 is reset in response to the internal reset signal PERST2. PHY回路2は、リセット信号PERST#に応答してリセットされ、リンクコントローラ31は、内部リセット信号PERST2に応答してリセットされる。 - 特許庁
A delay circuit 5 delays a reset signal PERST# generated after a frequency of a reference clock REFCLK is stable at 100 MHz by a predetermined delay time Δt to generate an internal reset signal PERST2 and outputs the signal to a link controller 31. 遅延回路5は、基準クロックREFCLKの周波数が100MHzで安定した後に発生されるリセット信号PERST#を、所定の遅延時間Δtだけ遅延させて内部リセット信号PERST2を発生し、リンクコントローラ31に出力する。 - 特許庁