「Phase error」を含む例文一覧(1404)
＜前へ 1 2 .... 19 20 21 22 23 24 25 26 27 28 29- By making the output X zero for a latch 33 at the time of frequency pull-in, based on a phase error signal E, the oscillation clock frequency of a VFO(variable frequency oscillator) is controlled by using the result of the addition of the output G of a constant multiplier 31 and the output Y of an accumulator 34 which is the accumulated result of the output of another constant multiplier 32.
周波数引き込み動作時にはイネーブル付きラッチ３３の出力Ｘを０にすることで、位相誤差信号Ｅに基づき、定数乗算器３１の出力Ｇと、他の定数乗算器３２の出力の累算結果であるアキュムレータ３４の出力Ｙとの加算の結果を用いて、ＶＦＯ（可変周波数発振器）の発振クロック周波数を制御する。 - 特許庁 - The image forming apparatus 13 calculates the slit width after the error due to a relative movement of the imaging device 12 and the slit 22, is corrected by the phase difference method based on the slit width calculated when moved relatively from a predetermined relative position and the slit width when moved relatively from a relative position different by a predetermined distance from the predetermined relative position in parallel to the relative movement.
画像処理装置１３は、撮像装置１２とスリット部２２との相対移動に係る誤差を、所定相対位置から相対移動させた際に算出したスリット幅と、所定相対位置から相対移動と平行な方向に所定距離だけ異なる相対位置から相対移動させた際に算出したスリット幅とに基づき、位相差法により、相対移動に係る誤差を補正した後のスリット幅を算出する。 - 特許庁 - Concerning this timing verification method, when a PLL circuit exists on a clock path formed between a clock supply terminal for supplying a first clock designated as a verification object and the clock input terminal of an FF set at the terminal as a verification object, a second terminal clock delay value is found on the basis of a first terminal clock delay value DCE1, the jitter of the PLL and an stationary phase error.
開示されるタイミング検証方法は、検証対象として指定された第１のクロックを供給するクロック供給端と検証対象として終点に設定されたＦＦのクロック入力端子との間に形成されたクロック・パス上にＰＬＬ回路が存在する場合には、第１終点クロック遅延値ＤＣＥ１と、終点ループ遅延値と、ＰＬＬにおけるジッタ及び定常位相誤差とに基づいて、第２終点クロック遅延値を求める。 - 特許庁 - A frequency diffusion information generation circuit 90 is provided; sine waves are generated from phase error information and frequency diffusion information outputted from a digital LPF 8 by a second DTO 91 and a second DAC 92, and multiplied by an analog PLL 93; and thereby the clock generator capable of outputting clocks subjected to frequency diffusion from a clock output terminal 94, and consciously diffusing frequencies to suppress interference generated form high frequencies used by a system.
周波数拡散情報発生回路９０を設け、第二のＤＴＯ９１と第二のＤＡＣ９２にてデジタルＬＰＦ８から出力される位相誤差情報と周波数拡散情報から正弦波を発生し、アナログＰＬＬ９３で逓倍することにより、クロック出力端子９４から周波数拡散されたクロックを出力することができ、システムが用いる高い周波数からでる妨害を抑制するために意識的に周波数を拡散できるクロック発生装置を得ることができる。 - 特許庁
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