「Pvt.」を含む例文一覧(42)
- To provide a delay circuit by which PVT sensitivity is automatically alleviated.
PVT感度が自動的に緩和される遅延回路を提供する。 - 特許庁 - To output a stable frequency without depending upon PVT.
ＰＶＴに依存せずに安定した周波数を出力する。 - 特許庁 - In this configuration, when an input signal changes from L to H, the PVT sensitivity of the delay circuit is automatically alleviated.
この構成において、入力信号がLからHに変わる場合、遅延回路のPVT感度が自動的に緩和される。 - 特許庁 - The comparison unit differs from the reference unit in sensitivity of delay property to PVT.
対照ユニットと参照ユニットは互いにＰＶＴに対する異なる感度の遅延特性を有する。 - 特許庁 - A process-voltage-temperature (PVT) detection device includes a plurality of delay modules and a signal phase/frequency control module.
ＰＶＴ検知装置は複数の遅延モジュールと信号位相／周波数制御モジュールを含む。 - 特許庁 - The PVT curves of a melting region and a solidifying region are formed in the same way as a condition at the time of gradual cooling of the resin.
溶融域と固化域のＰＶＴ曲線は、樹脂を徐冷した際と同様とする。 - 特許庁 - To accurately correct a delay variation of a delay control circuit due to PVT variation.
ＰＶＴ変動による遅延制御回路の遅延量変動を正しく補正する。 - 特許庁 - To delay a signal with stable delay quantity by reducing a PVT dependency property.
ＰＶＴ依存性を小さく抑えて安定した遅延量で信号を遅延させる。 - 特許庁 - To provide a spread spectrum clock generator for preventing a frequency modulation profile from changing due to PVT fluctuation.
ＰＶＴ変動に起因して周波数変調プロファイルが変化することを防止することができるスペクトラム拡散クロックジェネレータを提供する。 - 特許庁 - To provide a phase mixing circuit, which prevents the increase of jitter even when PVT is fluctuated, and a delay locked loop circuit equipped with the circuit.
ＰＶＴが変動してもジッタの増加を防止する位相混合回路及びそれを備えた遅延固定ループ回路を提供する。 - 特許庁 - To perform wide-range and high-accuracy delay adjustment which is resistant to a variation in delay caused by a PVT variation.
高範囲、高精度でかつ、ＰＶＴ変動に起因するディレイ変動に耐性のあるディレイ調整を行う。 - 特許庁 - To provide a local oscillator capable of obtaining stable phase noise characteristics independent of PVT in a short time.
ＰＶＴに依存しない安定した位相雑音特性を短時間で得ることができる局部発振器を提供する。 - 特許庁 - To provide a data processing system that allows for reliable data transfer given varying propagation delay and PVT conditions.
伝搬遅延およびＰＶＴ条件の変化時に高信頼性のデータ転送を可能とするデータ処理システムを提供する。 - 特許庁 - To provide a semiconductor memory device outputting internal data to the outside constantly at a predetermined time point even when PVT (Process, Voltage and Temperature) is changed, by eliminating a delay element affected by the change of the PVT in a clock alignment training operation.
クロック整合トレーニング動作において、ＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）の変動に影響される遅延要素を除去することにより、ＰＶＴが変動した場合でも、常に所定の時点で内部データを外部に出力する半導体メモリ素子を提供すること。 - 特許庁 - By counting clock (CLK) cycles, since the clock signal exhibits a steady frequency over a PVT applied to the DRAM, a refresh time (t_REF) does not vary conforming to the PVT, an internal timer placed on its chip varies directly with these parameters.
クロック（ＣＬＫ）サイクルをカウントすることにより、クロック信号はＤＲＡＭに与えられるＰＶＴについて安定した周波数を示すのでリフレッシュ時間（ｔ_REF）はＰＶＴに従って変動せず、チップに配置される内部タイマがこれらのパラメータに直接に従って変動する。 - 特許庁 - By counting clock (CLK) cycles, since the clock signal exhibits a steady frequency over a PVT applied to the DRAM, a refresh time (tREF) does not vary conforming to the PVT, an internal timer placed on its chip varies directly with these parameters.
クロック（ＣＬＫ）サイクルをカウントすることにより、クロック信号はＤＲＡＭに与えられるＰＶＴについて安定した周波数を示すのでリフレッシュ時間（ｔREF）はＰＶＴに従って変動せず、チップに配置される内部タイマがこれらのパラメータに直接に従って変動する。 - 特許庁 - The evaluation coefficients are coefficients for regulating two or more delay times, calculated with respect to the optional combination of the cell operation delay and the routing delay on the first PVT condition, with respect to two or more delay times calculated to the optional combination of the cell operation delay and the routing delay on the second PVT condition as a linear function.
前記評価係数は、第１ＰＶＴ条件のセル動作遅延と配線遅延との任意の組合せに対して計算した複数の遅延時間に対する、前記第２ＰＶＴ条件のセル動作遅延と配線遅延との任意の組合せに対して計算した複数の遅延時間を、一次関数として規定するための係数である。 - 特許庁 - To provide an impedance controllable output drive circuit which is capable of checking a PVT (process, voltage and temperature) variation and automatically performing an impedance matching and to provide an impedance control method.
ＰＶＴ（工程、電圧、温度）変動をチェックしてインピーダンスマッチングを自動に行うようにするインピーダンス制御可能な出力駆動回路及びそのインピーダンス制御方法を提供する。 - 特許庁 - The reducing quantities of the specific volumes are calculated from the formed PVT curves to calculate a strain ratio a and an initial setting parameter in warp deformation analysis is formed.
作成したＰＶＴ曲線から比容積の減少量を算出してひずみ率εを計算し、そり変形解析における初期設定パラメータを作成する。 - 特許庁 - To provide an impedance adjusting circuit of semiconductor memory devices which can quickly set and supply its termination resistance corresponding to a change in an input resistance caused by a variation in PVT within a limited time.
制限された時間内にＰＶＴの変動による入力抵抗の変化に対応する終端抵抗を早く設定して供給することのできる半導体メモリ素子のインピーダンス調整回路を提供すること。 - 特許庁 - The first slew rate control circuit and the second slew rate control circuit are controlled by a bias voltage provided from a phase synchronous loop circuit and are compensated for the PVT changes.
また、前記第１スルー率制御回路及び第２スルー率制御回路は位相同期ループ回路から提供され、ＰＶＴ変化に対して補償されるバイアス電圧により制御される。 - 特許庁 - To eliminate the need to take into account PVT worst (worst conditions of process, voltage and temperature) by performing data transfer at a highest rate, matching the arithmetic speed of a redundant combinational logic circuit.
データ転送が冗長組合せ論理回路の演算速度に合致した最速で行われるようにし、ＰＶＴワーストを考慮する必要がないようにする。 - 特許庁 - To provide a delay locked loop circuit which can be controlled according to PVT conditions by changing a delay line and generating a clock having a phase quicker than an output clock of the delay locked loop.
遅延ラインを変更してＤＬＬの出力クロックよりも速い位相を有するクロックを生成することで、ＤＬＬをＰＶＴ条件に合せて制御できる。 - 特許庁 - Therefore, it is not necessary to design a large delay of the delay control circuit considering PVT variation so that performance degradation can be prevented.
これにより、ＰＶＴ変動を見越して遅延制御回路の遅延量を大きく設計しておく必要がなくなるため、パフォーマンスの低下を防止することが可能となる。 - 特許庁 - To provide a delay locked loop which can stably operate even under the worst condition of a semiconductor memory device such as noise interference, PVT variation and frequent entry/exit of a power down mode.
ノイズの干渉、ＰＶＴの変動、及び頻繁に起こるパワーダウンモードへの進入・脱出など、半導体メモリ素子の最悪の状況でも安定的に動作できる遅延固定ループを提供すること。 - 特許庁 - Thus, the delay locked loop circuit can be obtained which performs coarse locking and fine locking by using different type delay cells, and thus consumes a small amount of power and robustly withstands jitter and variation in PVT variables.
これにより、粗い遅延調節と精密調節とをそれぞれ異なる形態の遅延セルを利用することによって、パワー消耗が少なく、かつジッタ発生及びＰＶＴ変数に強靭な特性を有する遅延同期ループ回路が得られる。 - 特許庁 - To perform accurate high-speed data transfer by recovering a clock signal from a serial data stream, regardless of a PVT variation and a layout variation, even at an extremely high frequency.
クロック周波数が高くてもクロック復元回路(データ同期回路)を作る回路素子の最大動作速度の境界で幾つかの設計上の問題の克服を図る。 - 特許庁 - In a PVT curve forming part 22, the melting point of a resin and an exothermic reaction completing temperature are inputted from a data base part 21 and the upper and lower limit temperatures of the crystallizing transition region are determined.
ＰＶＴ曲線作成部２２は、樹脂の融点と発熱反応終了温度をデータベース部２１から入力し、結晶化遷移域の上限温度と下限温度を決定する。 - 特許庁 - The PVT curve crystallizing transition region is formed by connecting the specific volume at the melting point of the resin and the specific volume of the normal temperature at the time of gradual cooling by a straight line.
結晶化遷移域のＰＶＴ曲線は、樹脂の融点における比容積と徐冷した際の常温の比容積を直線で結んで作成する。 - 特許庁 - To prevent an error which can be caused in pre-charge and read/write operation by generating a column path control signal influenced by the same PVT (process, voltage, and temperature) characteristic variation of a CMOS transistor.
ＣＭＯＳトランジスタのＰＶＴ特性変化に同一の影響を受けるカラム経路制御信号を生成することで、プリチャージ及びリード／ライト動作で発生しうるエラーを防止する。 - 特許庁 - To provide an output buffer circuit for reducing a slew rate change due to a PVT change and the change of the load capacitance of an output terminal, and to provide a semiconductor device having the same.
ＰＶＴ変化と出力端子の負荷キャパシタンスの変化に起因するスルー率変化を低減する出力バッファ回路及びこれを備える半導体装置を提供する。 - 特許庁 - To minimize increase in the load for verification of timing using a verification tool, even if PVT condition points, to be confirmed with respect to the result of wiring layout-routing, is increased.
配置配線結果に対して確認すべきＰＶＴ条件ポイントが増加しても、検証ツールを用いたタイミング検証に対する負担の増大を極力抑制する。 - 特許庁 - To provide an injection molding process simulation method constituted so that a crystallizing transition region is provided as a resin transforming region and a PVT curve is formed to perform analysis.
樹脂の変態域として結晶化遷移域を設け、ＰＶＴ曲線を作成して解析を行う射出成形過程シミュレーション方法を提供すること。 - 特許庁 - Further, static pressure distribution Pn is calculated from the stress distribution (S39) and used as pressure P in the calculation of the specific volume in the PVT equation of state in a next step.
さらに、応力分布から静水圧分布Ｐ_nを計算し（Ｓ３９）、次ステップでのＰＶＴ状態方程式での比容積の計算での圧力Ｐとして用いる。 - 特許庁 - To provide a clock generating circuit of a semiconductor memory apparatus capable of preventing the transition timing of a rising clock signal and a falling clock signal from deviating from each other due to variation in P.V.T. and a long transmission distance.
本発明は、Ｐ.Ｖ.Ｔ変化及び伝送距離により、立ち上りクロック及び立ち下りクロックの遷移タイミングがずれることを防止できる半導体メモリ装置のクロック生成回路を提供する。 - 特許庁 - To eliminate a limitation on the clock frequency caused by the strobe signal delay variation due to voltage and/or temperature (PVT) variations so that data signals is driven with sufficiently high reliability and latched in appropriate timing by a memory controller.
電圧および／または温度（ＰＶＴ）の変動によるストローブ信号の遅延の変化に起因して生じるクロック周波数の制限をなくし、メモリ・コントローラがデータ信号を十分に高い信頼性で駆動し適切なタイミングでラッチできるようにする。 - 特許庁 - To provide a stabilized direct sensing memory architecture which provides Process, Voltage and Temperature(PVT) compensation in a memory array to a direct sense circuit to increase the manufacturing yield thereof, and to extend the operating voltage and temperature ranges thereof independent of manufacturing tolerances.
製造許容度とは独立にその製造歩留りを上げ、その動作範囲と温度範囲を拡大するために、直接感知回路に対するメモリ・アレイ内のプロセス／電圧／温度（ＰＶＴ）補償を行う安定化直接感知メモリ・アーキテクチャを提供すること。 - 特許庁 - The signal phase/frequency control module receives and compares the delay parameters to determine an external environmental PVT condition for an absolute time delay generating device, so as to control and correct a delay timing generator, thereby generating accurate absolute time delay.
信号位相／周波数制御モジュールは各遅延パラメータを受けて対照し、絶対遅延時間発生装置の外部環境のＰＶＴ状態を検出し、遅延時間発生器を制御して補正することにより、正確な絶対遅延時間を発生する。 - 特許庁 - The delay amount may be one or more currents or voltages indicating an amount of PVT compensation to be applied to input or output signals of an application circuit, such as a memory-bus driver, a dynamic random access memory, a synchronous DRAM, a processor or other clocked circuit.
遅延量は、１つ以上の電流または電圧となる場合があり、メモリバスドライバ、動的ランダムアクセスメモリ、同期ＤＲＡＭ、プロセッサ、あるいは他のクロック回路のようなアプリケーション回路の入力信号または出力信号に適用されるＰＶＴ補正量を示す。 - 特許庁 - In structural analysis consisdering the viscoelastic characteristics of the resin and the mold restriction, the temperature Tn at an arbitrary place of the molded article at every analyzing time Δt is calculated (S33, S34) and a specific volume Vn at a time t=Δt is obtained from a PVT equation of state (S35).
樹脂の粘弾性的特性および型拘束を考慮した構造解析では、解析時間刻みΔｔ毎の成形品の任意の場所における温度Ｔ_nを求め（Ｓ３３、Ｓ３４）、ＰＶＴ状態方程式から時刻ｔ＝ｔ＋Δｔでの比容積Ｖ_nを得る（Ｓ３５）。 - 特許庁 - To provide a latency control circuit in which an input signal can be transferred to a target circuit at the exact time, especially, a signal input in a chip always at the exact time can be transferred to the target circuit even if a state in the chip is changed by variation of PVT or the like, a semiconductor memory device including the same, and a method for controlling latency.
正確な時間に入力信号を目標回路まで伝達でき、特に、ＰＶＴの変動などによってチップ内の状況が変化しても常に正確な時間にチップ内に入力された信号を目標回路に伝達できるレイテンシ調節回路、これを備えた半導体メモリ装置、およびレイテンシ調節方法を提供すること。 - 特許庁 - This method has megamacro integrated library generation steps S20 to S28 which generate a megamacro integrated library F3 as a library regarding the delay of a path in an independent megamacro 1 having no dependence on PVT conditions and STA verification steps S1 to S5 for a large-scale LSI chip having the megamacro F3 using the megamacro integrated library in an object circuit to be verified.
ＰＶＴ条件に依存しない単独のメガマクロ１内部のパスの遅延に関するライブラリであるメガマクロ統合ライブラリＦ３を作成するメガマクロ統合ライブラリ作成ステップＳ２０〜Ｓ２８と、メガマクロ統合ライブラリＦ３を用いたメガマクロ１を検証対象回路の内部に有する大規模ＬＳＩチップのＳＴＡ検証ステップＳ１〜Ｓ５とを有する。 - 特許庁
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