The computing pipeline 1 includes an SALP 2 comprising an SALC 3 capable of dynamically varying the performance of each component element, and retiming circuits 5 for retiming or directly sending the results of processing by the SALC 3, the SALC 3 and the retiming circuits 5 being cascaded to each other; and a pipeline controller 4 that creates for each retiming circuit 5 the control data for causing the retiming circuits 5 to retime or directly send the results. 構成素子の性能を動的に変化させることが可能なSALC3、及びSALC3による処理結果をリタイミング又はスルーするためのリタイミング回路5が交互にカスケード接続されて成るSALP2と、リタイミング回路5にリタイミング又はスルーさせるための制御データを、リタイミング回路5毎に生成するパイプラインコントローラ4と、を備える演算パイプライン1を提供する。 - 特許庁