「SCAN PATH」を含む例文一覧(212)
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スキャンパス回路 - 特許庁 - SCAN-PATH TEST CIRCUIT
スキャンパステスト回路 - 特許庁 - SCAN PATH TESTING METHOD
スキャンパステスト方法 - 特許庁 - SCAN PATH DESIGN METHOD
スキャンパス設計方法 - 特許庁 - SCAN PATH TIMING OPTIMIZER
スキャンパスタイミング最適化装置 - 特許庁 - Scan for any planets along our flight path.
コース上の惑星を探せ - 映画・海外ドラマ英語字幕翻訳辞書 - SCAN PATH GENERATION DEVICE, SCAN PATH GENERATION METHOD AND PROGRAM THEREFOR
スキャンパス生成装置、スキャンパス生成方法およびそのプログラム - 特許庁 - FLIP-FLOP AND SCAN-PATH CIRCUIT
フリップフロップ及びスキャンパス回路 - 特許庁 - SCAN PATH PROCESSING METHOD, SCAN PATH PROCESSING PROGRAM, AND RECORDING MEDIUM
スキャンパス処理方法、スキャンパス処理プログラム、および記録媒体 - 特許庁 - MONITOR CIRCUIT WITH SCAN PATH TEST FUNCTION
スキャンパステスト機能付きモニタ回路 - 特許庁 - SCAN FLIP-FLOP, SCAN PATH CIRCUIT AND DESIGN METHOD FOR THE SAME
スキャンフリップフロップと、スキャンパス回路およびその設計方法 - 特許庁 - SCAN PATH BUILT-IN SEMICONDUCTOR INTEGRATED CIRCUIT
スキャンパス内蔵半導体集積回路 - 特許庁 - SEMICONDUCTOR CIRCUIT WITH SCAN PATH CIRCUIT
スキャンパス回路を有する半導体回路 - 特許庁 - The scan path control circuit (5) considers the scan paths included in the scan path route as selective scan paths, considers the scan paths excluded from the scan path route as nonselective scan paths, and inhibits the nonselective scan paths from being supplied with a clock.
ここにおいて、スキャンパス制御回路（５）は、スキャンパス経路に含まれるスキャンパスを選択スキャンパスとし、スキャンパス経路に含まれないスキャンパスを非選択スキャンパスとし、非選択スキャンパスに対するクロックの供給を禁止する。 - 特許庁 - To synchronize the data path or scan path of an analog LSI.
アナログＬＳＩのデータパスまたはスキャンパスを同期化させる。 - 特許庁 - SCAN PATH TEST CIRCUIT AND DESIGNING METHOD THEREFOR
スキャンパステスト回路及びその設計方法 - 特許庁 - SCAN PATH CIRCUIT, GENERATION METHOD FOR SCAN PATH CIRCUIT AND RECORDING MEDIUM WITH RECORDED PROGRAM FOR IT
スキャンパス回路、スキャンパス回路の生成方法、および、そのプログラムを記録した記録媒体 - 特許庁 - SCAN PATH CIRCUIT AND SEMICONDUCTOR INTEGRATED CIRCUIT
スキャンパス回路及び半導体集積回路 - 特許庁 - The scan input data are read out of one of the RAMs to be input into the scan path, in the scan path test.
そして、スキャンパステスト時に、一方のＲＡＭからスキャン入力データを読み出してスキャンパスに入力する。 - 特許庁 - SCAN PATH DESIGN METHOD FOR SEMICONDUCTOR INTEGRATED CIRCUIT
半導体集積回路のスキャンパス設計方法 - 特許庁 - SCAN PATH LAYOUT METHOD AND SEMICONDUCTOR INTEGRATED CIRCUIT
スキャンパスレイアウト方法及び半導体集積回路 - 特許庁 - A value that is inputted from a scan input terminal 107 to a first scan path 102 is shifted by a second scan path 103, and is taken out of a scan output terminal 108 in another first scan path 107 for comparing with normal output, thus specifying a manufacture fail location in a scan path.
第１のスキャンパス１０２にスキャン入力端子１０７から入力した値を第２のスキャンパス１０３にシフトし、他の第１のスキャンパス１０７でスキャン出力端子１０８より取り出し正常時の出力と比較することにより、スキャンパスの製造不良箇所を特定する。 - 特許庁 - SCAN PATH WIRING DESIGNING METHOD OF SEMICONDUCTOR INTEGRATED CIRCUIT
半導体集積回路のスキャンパス配線設計方法 - 特許庁 - This system is constituted so as to generate a logic of a scan path at a VHDL level based on definition information on the scan path (#8).
スキャン・パスの定義情報に基づいて、ＶＨＤＬレベルのスキャン・パスのロジックを生成するようにした（＃８）。 - 特許庁 - FLIP-FLOP CIRCUIT FOR SCAN PATH TEST AND SIMULATION METHOD THEREOF
スキャンパステスト用のフリップフロップ回路およびシミュレーション方法 - 特許庁 - Flip-flops 201-206 constitute a scan path shift register.
フリップフロップ２０１〜２０６は、スキャンパス用のシフトレジスタを構成する。 - 特許庁 - SCAN PATH CIRCUIT, INTEGRATED CIRCUIT AND INSPECTION METHOD OF INTEGRATED CIRCUIT
スキャンパス回路、集積回路及び集積回路の検査方法 - 特許庁 - SYSTEM, METHOD AND PROGRAM FOR PROCESSING SCAN PATH
スキャンパス処理システム、スキャンパス処理方法、および、スキャンパス処理プログラム - 特許庁 - SEMICONDUCTOR INTEGRATED CIRCUIT AND SCAN PATH TEST CIRCUIT DESIGN METHOD
半導体集積回路およびスキャンパステスト回路設計方法 - 特許庁 - The analog scan circuits 950, 960 are connected by a scan chain 959, and they form an integrated scan path.
アナログスキャン回路９５０および９６０はスキャンチェーン９５９により接続され、両者は一体化されたスキャンパスを形成する。 - 特許庁 - To provide a flip-flop circuit for scan path test capable of suppressing operation current in the scan path test and reducing the time necessary for simulation using a scan path, and to provide a simulation method thereof.
スキャンパステストでの動作電流を抑えると共に、スキャンパスを用いたシミュレーションに要する時間を短縮することのできるスキャンパステスト用のフリップフロップ回路およびシミュレーション方法を提供すること。 - 特許庁 - To provide the configuration of a scan path having high utilization efficiency of area.
面積の利用効率の高いスキャンパスの構成を提供する。 - 特許庁 - To provide a device for generating a scan path circuit for shortening a time required for a scan test.
スキャンテストに要する時間を短縮することができるスキャンパス回路を生成する装置を提供する。 - 特許庁 - The plurality of FF (11 to 17) form scan chains during scan path test and operate as shift registers.
複数のフリップフロップ（１１〜１７）は、スキャンパステスト時にスキャンチェーンを形成し、シフトレジスタとして動作する。 - 特許庁 - SCAN PATH METHOD BY REDUNDANT FAILURE VERIFICATION AND INTEGRATED LOGIC CIRCUIT
冗長故障検証によるスキャンパス方法及び集積論理回路 - 特許庁 - To provide a scan path circuit design method or the like which allows a scan path test to be performed for a logic circuit designed by gated clock design.
ゲーティッドクロック設計により設計された論理回路に対してスキャンパステストを実行可能なスキャンパステスト回路設計方法等を提供する。 - 特許庁 - The semiconductor integrated circuit includes a logic circuit (65) having a scan path flip-flop and a test circuit (70) executing a scan path test.
スキャンパスフリップフロップを有する論理回路（６５）と、スキャンパステストを実行するテスト回路（７０）とを具備する半導体集積回路を構成する。 - 特許庁 - To provide a circuit which reduces an increase in the number of scan path test clock terminal.
スキャンパステストクロック端子数の増大を抑止する回路の提供。 - 特許庁 - A plurality of circuit blocks without data path dependence with one another include: scan flip-flops for forming a scan chain in a scan test; and combination circuits.
互いにデータパス依存性のない複数の回路ブロックは、スキャンテスト時にスキャンチェーンを形成するスキャンフリップフロップと組み合わせ回路とを含む。 - 特許庁 - The scan paths and the SRAM memory units perform a parallel transfer of data from the scan path registers to temporary registers of the SRAM memory units in order to perform a parallel data exchange between the multiple scan path registers.
該スキャンパス及びSRAMメモリユニットは、SRAMメモリユニットの一時レジスタとの間でスキャンパスレジスタからのデータのパラレル伝送を行って、多数のスキャンパスレジスタ間でのパラレルデータ交換を実施する。 - 特許庁 - Those observation flip-flops are interconnected to constitute a scan path chain.
これら観測用フリップフロップがスキャンパスチェーンを構成するように接続する。 - 特許庁 - SCAN PATH CIRCUIT FOR LOGIC CIRCUIT TEST AND INTEGRATED CIRCUIT DEVICE PROVIDED WITH IT
論理回路テスト用スキャンパス回路及びこれを備えた集積回路装置 - 特許庁 - SCAN PATH CIRCUIT AND SEMICONDUCTOR INTEGRATED CIRCUIT EQUIPPED WITH THE SAME
スキャンパス回路および当該スキャンパス回路を備えた半導体集積回路 - 特許庁 - To achieve a test based on an actual operation speed of a single cycle path in a logic circuit in which the single cycle path and a multi-cycle path are mixed when performing a scan test by integrating a scan path into a semiconductor integrated circuit.
半導体集積回路にスキャンパスを組み込んでスキャンテストを行う際に、シングルサイクルパスとマルチサイクルパスが混在している論理回路において、シングルサイクルパスの実動作速度によるテストを可能にすること。 - 特許庁 - To provide a logic circuit design method for adjusting a clock skew occurred between scan FFs constituting a scan path.
スキャンパスを構成するスキャンＦＦ間に発生するクロックスキューを調整するための論理回路設計方法を提供する。 - 特許庁 - To exactly evade a hold-error in a scan path route.
スキャンパス経路のホールドエラーを的確に回避できるスキャンフリップフロップ回路装置を得る。 - 特許庁 - By the flip-flop (20), a serial scan path is formed and the test result is successively transferred.
フリップフロップ（２０）がシリアルスキャンパスを形成し、順次テスト結果を転送する。 - 特許庁 - To suppress an increase of an electric current flowing through a circuit when the scan path test is implemented.
スキャンパステストを行うときに回路内を流れる電流の増加を抑制する。 - 特許庁 - To provide a semiconductor integrated circuit for scan-testing a path to a macro-block.
マクロブロックまでのパスをスキャンテストする半導体集積回路を提供すること。 - 特許庁 - SEMICONDUCTOR INTEGRATING CIRCUIT, SCAN PATH INITIALIZING METHOD, TEST PATTERN GENERATING SYSTEM, AND PROGRAM
半導体集積回路、スキャンパス初期化方法、テストパターン生成システム、及びプログラム - 特許庁
- 特許庁
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