「Systolic array」に関連した英語例文の一覧と使い方

「Systolic array」を含む例文一覧(12)

SYSTOLIC ARRAY
シストリックアレイ - 特許庁
SYSTOLIC ARRAY DEVICE
シストリックアレー装置 - 特許庁
(a) Systolic array computers
イ　シストリックアレイコンピュータ - 日本法令外国語訳データベースシステム
CONSTITUTION METHOD OF SYSTOLIC ARRAY PROCESSOR
シストリックアレイプロセッサの構成方法 - 特許庁
To provide an RLS (Recursive Least-Squares) systolic array circuit capable of reducing a circuit scale and an antenna device using the RLS systolic array circuit.
回路規模を縮小することのできるＲＬＳシストリックアレー回路およびこれを用いたアンテナ装置を提供する。 - 特許庁
RLS SYSTOLIC ARRAY CIRCUIT AND ANTENNA DEVICE USING THE SAME
ＲＬＳシストリックアレー回路およびこれを用いたアンテナ装置 - 特許庁
To provide a one-dimensional MFA (modified Faddeeva algorithm) systolic array which reduces the memory for storing input/output data by making a matrix size of computation variable to equalize the load.
演算する行列サイズが可変とし負荷を均一化し、入出力データを蓄積するメモリを減らすＭＦＡ１次元シストリックアレイの提供。 - 特許庁
Since the circuit configuration can be simplified, labeling processing can be performed using an SIMD processor or systolic array having only a local memory.
また、回路構成をシンプルにすることができるため、局所メモリしか持たないＳＩＭＤ型プロセッサやシストリックアレーを用いてラベリング処理を実現することが可能となる。 - 特許庁
In the systolic array for matrix computation using an MFA, downward square MFA array processing and upward square MFA array processing are mapped to a one-dimensional array in horizontal directions, and downward and upward MFA matrix computations for two threads are executed in each PE in the one-dimensional array, and an input and an output are provided for each of PEs at both ends of the one-dimensional array.
ＭＦＡ（修正Ｆａｄｄｅｅｖａアルゴリズム）を利用した行列演算用シストリックアレイであって、下方向正方ＭＦＡアレイ処理と、上方向正方ＭＦＡアレイ処理を１次元アレイに水平方向にマッピングし、１次元アレイの各ＰＥでは、下方向と上方向の二つのスレッドのＭＦＡ行列演算が行われ、入出力を一次元アレイ両端のＰＥに対して備えている。 - 特許庁
The systolic array Viterbi decoder 10 dynamically changes the number of the trace-back units based on the quality of the received signal discriminated by the quality discrimination unit 13 so as to dynamically change the truncated path length L.
シストリックアレイビタビ復号器１０は、品質判別ユニット１３により判別された受信信号の品質に基づいて、トレースバックユニットの数を動的に変化させ、打ち切りパス長Ｌを動的に変化させる。 - 特許庁
In a systolic array circuit, although on FF (D flip flop) 120 has been used as a primary holding region of the result of an arithmetic operation, a D latch 110 is adopted as the primary holding region of the arithmetic operation.
シストリックアレイ型回路では、演算結果の一次保持領域として、ＦＦ（Ｄフリップフロップ）１２０が使用されていたが、本発明では、演算結果の一次保持領域としてＤラッチ１１０を採用した。 - 特許庁
To provide an image processing processor capable of switching between processor configurations of the SIMD type and the systolic array type depending on a searching algorithm in motion detection processing, so as to achieve an optimum architecture configuration depending on the searching algorithm used by the motion detection processing.
動き検出処理における探索アルゴリズムに応じて、ＳＩＭＤ型とシストリックアレイ型の構成に切り替えることができ、動き検出処理を行っている探索アルゴリズムによって最適なアーキテクチャ構成を実現する画像処理プロセッサを提供する。 - 特許庁

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※この記事は「日本法令外国語訳データベースシステム」の2010年9月現在の情報を転載しております。