「TLB」を含む例文一覧(91)

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  • In response to a TLB miss signal, a TLB controller initiates a TLB reload requesting address translation information from either a memory or a higher-level TLB, and placing that information into the TLB.
    ＴＬＢミス信号に応じて、ＴＬＢコントローラはメモリあるいは高いレベルのＴＬＢのいずれかからアドレス変換情報を要求するＴＬＢ再ロードを開始し、その情報をＴＬＢの中に配置する。 - 特許庁
  • PREFETCH FOR TLB CACHE
    ＴＬＢキャッシュのためのプリフェッチ - 特許庁
  • MEMORY ACCESS METHOD FOR SELF TIME TYPE TLB
    セルフタイム式ＴＬＢのメモリアクセス方法 - 特許庁
  • A corresponding TLB entry is disabled.
    対応するＴＬＢエントリが無効化される。 - 特許庁
  • /proc/interrupts This is used to record the number of interrupts per CPU per IO device. Since Linux 2.6.24, for the i386 and x86_64 architectures, at least, this also includes interrupts internal to the system (that is, not associated with a device as such), such as NMI (nonmaskable interrupt), LOC (local timer interrupt), and for SMP systems, TLB (TLB flush interrupt), RES (rescheduling interrupt), CAL (remote function call interrupt), and possibly others.
    /proc/interrupts(すくなくとも) i386 アーキテクチャではIRQ ごとの割り込み回数の記録に使われる。 - JM
  • The translation lookaside buffer (TLB) stores a plurality of TLB entries, each of which has a flags field and an extended flags field.
    アドレス変換バッファー（ＴＬＢ）は複数のＴＬＢエントリを格納し、その各々がフラグフィールドおよび拡張フラグフィールドを有する。 - 特許庁
  • To provide a semiconductor integrated circuit and an address translation method, for improving TLB hit ratio without increasing the circuit size.
    回路規模を大きくしないで、TLBヒット率を改善する半導体集積回路及びアドレス変換方法を提供する。 - 特許庁
  • The semiconductor integrated circuit incorporating an address translation section has a micro TLB 14, a main TLB 15 and a CPU 13.
    アドレス変換部を搭載した半導体集積回路は、マイクロTLB１４と、メインTLB１５と、CPU１３を有する。 - 特許庁
  • The TLB arbitor 5 selects which TLB out of plural TLBs 6 to 9 is to be used by a circular priority procedure.
    ＴＬＢアービタ５は、ＴＬＢ６〜９の内、どれを使用するのかを巡回優先順位方式で選択する。 - 特許庁
  • A storage validating module 624 is added to the TLB architecture.
    記憶有効モジュール（６２４）はＴＬＢアーキテクチャに付加される。 - 特許庁
  • To obtain a memory management device capable of executing TLB conversion by low power consumption.
    低消費電力でＴＬＢ変換できるメモリ管理装置を得る。 - 特許庁
  • To provide a TLB (translation lookaside buffer) virtualization method of a machine virtualization device which, in the case where a TLB is shadowed in a virtualization environment, avoids TLB entry conflicts and is capable of improving the performance of a virtualization environment.
    仮想化環境でＴＬＢがシャドウ化される場合において、ＴＬＢのエントリの競合を回避し、仮想化環境の性能を向上することができる計算機仮想化装置のＴＬＢ仮想化方法を提供する。 - 特許庁
  • The TLB of an address translation buffer is configured of a RAM, and TLB with a full associative method is registered in addition to a TLB with a set associative method, on the RAM.
    アドレス変換バッファのＴＬＢ本体部をＲＡＭで構成し、ＲＡＭ上にセットアソシアティブ方式のＴＬＢに加えてフルアソシアティブ方式のＴＬＢを登録する。 - 特許庁
  • The refetched instruction is held at a point in the pipeline above a TLB access point until the TLB reload is complete, so that the refetched instruction generates a "hit" in the TLB upon its next access.
    リフェッチされたインストラクションはＴＬＢ再ロードが完了するまでＴＬＢアクセスポイント上部のパイプラインのポイントに保持され、リフェッチされたインストラクションが次のアクセスに際してＴＬＢ内に「ヒット」を発生する。 - 特許庁
  • When the address after address calculation is not entered in TLB, the process is transferred to a TLB fault handler, in which a TLB control part detects, based on the value of the C bit, whether carry-down from an upper address or carry-up to an upper address has occurred in the address calculation or not.
    アドレス計算後のアドレスがＴＬＢにエントリされていない場合はＴＬＢフォルトハンドラに移行し、ＴＬＢ制御部が、Ｃビットの値に基づいてアドレス計算において上位アドレスからの桁下がりまたは上位アドレスへの桁上がりが発生したか否かを検出する。 - 特許庁
  • TLB VIRTUALIZATION METHOD OF MACHINE VIRTUALIZATION DEVICE, AND MACHINE VIRTUALIZATION PROGRAM
    計算機仮想化装置のＴＬＢ仮想化方法および計算機仮想化プログラム - 特許庁
  • The apparatus includes a translation lookaside buffer (TLB) and extended protection logic.
    この装置はアドレス変換バッファー（ＴＬＢ）および拡張保護論理を含んでいる。 - 特許庁
  • To prevent a DMA from being queued when a cache miss occurs in an IO TLB (I/O translation look aside buffer).
    ＩＯ ＴＬＢ（I/O Translation Look aside Buffer）でキャッシュミスした場合にＤＭＡが待たされることを防止する。 - 特許庁
  • When the TLB error is generated, a module 14b is copied from a ROM 13 to the DRAM 22.
    ＴＬＢミスが発生すると、ＲＯＭ１３からＤＲＡＭ２２にモジュール１４ｂを複写する。 - 特許庁
  • This invention provides the self time type TLB of the matching system of two stages.
    本発明は、２段階の合致方式のセルフタイム式ＴＬＢを提供する。 - 特許庁
  • A part of an entry of a TLB mechanism 2 is secured as an exclusive entry 21 of a task text part.
    ＴＬＢ機構２のエントリの一部をタスクテキスト部専用エントリ２１として確保する。 - 特許庁
  • To an entry registered in a TLB, "a defect frequency" and "a defect threshold " are added.
    ＴＬＢに登録されるエントリに「障害回数」、及び、「障害閾値」を追加する。 - 特許庁
  • The MMU 1 has a TLB arbitor 5 and 1st to 4th TLBs 6 to 9.
    ＭＭＵ１は、ＴＬＢアービタ５及び第１〜４のＴＬＢ６〜９を有する。 - 特許庁
  • To make matching in TLB faster and suppress increase in power consumption.
    ＴＬＢにおける照合を高速化するとともに消費電力の増加を抑制する。 - 特許庁
  • A logic circuit includes a TLB architecture 646 for processing a storage operation in parallel with a small and high speed integral load transformation look aside buffer(TLB) architecture 610.
    論理回路は小さく高速な整数ロード変換ルックアサイドバッファ（ＴＬＢ）アーキテクチャ（６１０）と並列に、記憶動作を処理するＴＬＢアーキテクチャ（６４６）を含む。 - 特許庁
  • This is achieved by restricting an access to a specific location of the graphics TLB by storing a flag or other identification information in the graphics TLB or by other appropriate method.
    これは、グラフィックスＴＬＢにフラグ又は他の識別情報を記憶させることにより、又は他の適当な方法により、グラフィックスＴＬＢの特定のロケーションへのアクセスを制限することで行うことができる。 - 特許庁
  • To improve the hit rates of data cache and TLB cache by collecting objects frequently referred to from one thread as a data taken into a data cache and TLB at the time of process execution.
    プロセス実行時にデータキャッシュおよびＴＬＢに取り込まれるデータとして、１つのスレッドから頻繁に参照されるオブジェクトを集約させることで、データキャッシュおよびＴＬＢキャッシュのヒット率を向上させる。 - 特許庁
  • To sharply shorten a processing time for memory access when a TLB mistake occurs in memory access in an information processor having a cache memory, a TLB and a TSB.
    キャッシュメモリ，ＴＬＢ，及びＴＳＢをそなえた情報処理装置において、メモリアクセスの際にＴＬＢミスが発生した場合における当該メモリアクセスの処理時間を大幅に短縮できるようにする。 - 特許庁
  • When the prefetch command is detected, a TLB is checked in order to confirm whether or not a physical base address related to a generated virtual address currently exists in the TLB.
    プリフェッチコマンドが検出されると、生成された仮想アドレスに関連する物理ベースアドレスがＴＬＢに現在存在するか否かを確認するためにＴＬＢがチェックされる。 - 特許庁
  • To provide a virtual address cache memory for reducing circuit amounts, and for solving an alias problem by implementing the function of a TLB on a cache memory.
    TLBの機能をキャッシュメモリ上で実現して、回路量の削減を図り、かつエイリアスの問題を解消する仮想アドレスキャッシュメモリを提供する。 - 特許庁
  • To provide a processor which can reduce a circuit volume by implementing functions of a TLB in a cache memory and has enhanced task switching responsiveness.
    TLBの機能をキャッシュメモリ上で実現して、回路量の削減を図ることができ、さらにタスク切り替えの応答性が向上したプロセッサを提供する。 - 特許庁
  • In address translation, the TLB with set associative method is retrieved first, and when there is no hit, the TLB with the full associative method is retrieved.
    アドレス変換時には、まず、セットアソシアティブ方式のＴＬＢから検索し、ヒットしなかった場合にフルアソシアティブ方式のＴＬＢの検索を行なう。 - 特許庁
  • A memory system comprises; an address conversion unit receiving input of a virtual address and retrieving a TLB entry which matches the virtual address from the TLB; and a page table work unit being connected to the address conversion unit and determining whether or not a physical address which corresponds to the virtual address is in a continuous mapping area, if there is no TLB entry which matches the virtual address.
    仮想アドレスを入力されて、仮想アドレスとマッチングするＴＬＢエントリーをＴＬＢ中から検索するアドレス変換ユニットと、アドレス変換ユニットと連結され、仮想アドレスとマッチングするＴＬＢエントリーがない場合、仮想アドレスに対応する物理的アドレスが連続的マッピング領域にあるか否かを判断するページテーブルワークユニットと、を含む。 - 特許庁
  • Translation information is maintained by locking or restricting the entry in the graphics TLB required for a display access.
    変換情報は、ディスプレイアクセスのために必要とされるグラフィックスＴＬＢにおけるエントリーをロック又は制限することにより維持される。 - 特許庁
  • To reduce wasteful power consumption by performing cutoff control of an entry which is not used for a long time in a TLB.
    ＴＬＢ内で長い間使用されていないエントリの電源の切断制御を行うことにより、無駄な電力消費を低減することを目的とする。 - 特許庁
  • To prevent TLB (conversion index buffer) errors and page faults which tend to lead to a large time loss by stack development.
    スタック成長による大きな時間のロスを招く傾向にあるＴＬＢ（変換索引バッファ）エラーおよびページ不良を防止する。 - 特許庁
  • To suppress TLB flush to equivalent to when being not virtualized, even when a plurality of VMs are operated.
    複数のＶＭが動作した場合にも、仮想化していないときと同等までＴＬＢフラッシュを抑制する。 - 特許庁
  • To efficiently cache an address translation table in a TLB(Translation Look-aside Buffer) without making a user designate the number of valid bits to be address-translated.
    アドレス変換すべき有効ビット数をユーザが指定しなくても、効率よくＴＬＢにアドレス変換テーブルをキャッシュする。 - 特許庁
  • To provide a processor and an address translating method for reducing the mounting area of a TLB (Translation Lookaside Buffer).
    ＴＬＢの実装効率を小さくした演算処理装置およびアドレス変換方法を提供すること。 - 特許庁
  • Then, a TLB(translation look-aside buffer) is reset, so as to convert the logical address of the CPU 6 into the physical address of the block copied in the RAM.
    次に、ＣＰＵ６の論理アドレスをＲＡＭにコピーしたブロックの物理アドレスに変換するようにＴＬＢを再設定する。 - 特許庁
  • Further, a program ID and the attribute are held on the extension of PT and TLB and an access check for each page is performed.
    又ＰＴ、ＴＬＢの延長上にプログラムＩＤ、属性を保持しプログラム毎のアクセスチェックを行う。 - 特許庁
  • To provide a method of overcoming inefficiency in the case of a TLB miss in a processor having a multistage pipeline.
    多段パイプラインを有するプロセッサにおけるＴＬＢミス時の非効率を改善する方法を提供する。 - 特許庁
  • To perform address conversion at a high speed, and to reduce the possibility of a TLB(translation lookaside buffer) mistake arises in the case of start of data transfer and passing of page boundary.
    アドレス変換を高速に行うとともに、データ転送開始時及びページ境界越え時にＴＬＢミスが発生する可能性を低減する。 - 特許庁
  • To relax a penalty of performance for a TLB mis-hit by shortening the time needed for page retrieval, in the case of the TBL mis-hit.
    ＴＬＢミスヒット時のページ検索にかかる時間を短縮し、ＴＬＢミスヒット時の性能的ペナルティを緩和する。 - 特許庁
  • To provide a means for triggering the evaluation of whether or not matching is present for a received virtual address inside a TLB.
    ＴＬＢ内部で受信された仮想アドレスについて合致があるかどうかの評価をトリガする手段を提供する。 - 特許庁
  • An address conversion table generator 13 is connected to a system bus 15, and is accessed by a CPU 11 when TLB mistakes occur.
    アドレス変換テーブル生成器１３は、システム・バス１５に接続されており、ＴＬＢミス発生時に、ＣＰＵ１１によってアクセスされる。 - 特許庁
  • Then, a registration part 24 registers a new entry for relating the physical address indicated by the read entry in the TLB 16, and an address conversion part 19 converts the logical address into a physical address on the basis of the entry of the TLB 16.
    そして、登録部２４が、当該読み出したエントリが示す物理アドレスを関連付ける新規エントリをＴＬＢ１６に登録し、アドレス変換部１９が、ＴＬＢ１６のエントリに基づいて論理アドレスを物理アドレスに変換する。 - 特許庁
  • In the memory control part 30 of this printer, upon receiving input data based on a PCL language, since the physical address of a PCL module 14c is not set to a CRAM 22 incorporated in a CPU, a TLB error is generated from a TLB (address judgement function 36).
    プリンタ１のメモリ制御部３０では、ＰＣＬ言語に基づく入力データを受信すると、ＰＣＬモジュール１４ｃの物理アドレスがＣＰＵに内蔵されたＤＲＡＭ２２に設定されていないので、ＴＬＢ（アドレス判定機能３６）からＴＬＢミスが発生する。 - 特許庁
  • To solve the problem that the acceleration of address conversion by a TLB(translation lookaside buffer) cache can not be expected because the possibility that the TLB cache overflows becomes high when many pieces of long data spreading over a plurality of pages are transferred in a system that exchanges data while performing address conversion between a plurality of nodes.
    複数のノード間でアドレス変換を行ないながらデータをやり取りするシステムにおいて、複数ページに渡る長いデータを多数転送していると、ＴＬＢキャッシュが溢れる可能性が高くなり、ＴＬＢキャッシュによるアドレス変換の高速化が期待できなくなる。 - 特許庁
  • To solve an operational problem in virtualizing a computer wherein virtualization of a memory space identifier (hereinafter referred to as RID) is required in trying to achieve a TLB virtualization method of less performance degradation, but if a part of the RID is made an area representing a guest ID, the number of LPARs is limited.
    計算機の仮想化において、性能低下の少ないTLB仮想化方式を実現しようとすると、メモリ空間識別子（以下、RID）の仮想化が必要となるが、RIDの一部をゲストIDを現す領域にするとLPARの数に制限があり、運用上問題となる。 - 特許庁
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