「WRT」を含む例文一覧(11)

  • returnTRUE or FALSE, wrt it is the last page or not.
    return TRUE または FALSE、つまり、最後のページかどうか - PEAR
  • returnTRUE or FALSE, wrt it is the first page or not.
    return TRUE または FALSE、つまり、最初のページかどうか - PEAR
  • return TRUE or FALSE, wrt it is the first page or not.
    return TRUEまたはFALSE、つまり、最初のページかどうかを返します。 - PEAR
  • return TRUE or FALSE, wrt it is the last page or not.
    return TRUEまたはFALSE、つまり、最後のページかどうかを返します。 - PEAR
  • A data path part 60 transfers the pixel data in the S buffer 30 to a WRT buffer 50 and simultaneously transfers the pixel data in the D buffer 40 to a WRT buffer 100.
    データパス部６０は、Ｓバッファ３０のピクセルデータをＷＲＴバッファ５０に転送すると共に、Ｄバッファ４０のピクセルデータをＷＲＴバッファ１００に転送する。 - 特許庁
  • The control part 90 writes the pixel data in the WRT buffer 100 in the corresponding S area.
    制御部９０は、ＷＲＴバッファ１００のピクセルデータを対応するＳ領域に書き込む。 - 特許庁
  • In addition, the control part 90 writes the pixel data in the WRT buffer 50 in the corresponding D area.
    また、制御部９０は、ＷＲＴバッファ５０のピクセルデータを対応するＤ領域に書き込む。 - 特許庁
  • returnTRUE or FALSE, wrt the last page is complete (i.e. it has perPagevalues in the array for the last page) or not.
    return TRUE または FALSE、つまり、最後のページが完了したかどうか(例えば、perPageの値が、最後のページのための配列に含まれているかどうか) - PEAR
  • return TRUE or FALSE, wrt the last page is complete (i.e. it has perPagevalues in the array for the last page) or not.
    return TRUEまたはFALSE、つまり、最後のページが完了したかどうかを返します(例えば、perPageの値が、最後のページのための配列に含まれているかどうか) - PEAR
  • This DDR (double data rate) SDRAM (synchronous DRAM) performs write-in operation having write-latency at the normal operation, and at a test, receives a data strobe signal DQS and a data signal before one clock cycle of a write-command WRT and performs write-in operation having no write-latency.
    このＤＤＲ ＳＤＲＡＭは、通常動作時はライトレイテンシを持った書込動作を行ない、テスト時はライトコマンドＷＲＴの１クロックサイクル前にデータストローブ信号ＤＱＳおよびデータ信号を受けてライトレイテンシを持たない書込動作を行なう。 - 特許庁
  • The first transfer gate 13 comprises a P channel type MOS transistor which is on/off-controlled by a write enable signal WRT, and the second transfer gate 14 comprises the P channel type MOS transistor which is on/off-controlled by an erase enable signal ERA.
    第１の転送ゲート１３は書き込みイネーブル信号ＷＲＴによってオンオフが制御されたＰチャネル型ＭＯＳトランジスタで構成され、第２の転送ゲート１４は消去イネーブル信号ＥＲＡによってオンオフが制御されたＰチャネル型ＭＯＳトランジスタで構成されている。 - 特許庁

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