「adder circuits」を含む例文一覧(85)
1 2 次へ＞- This adder can be composed of three or more adder circuits.
本発明の加算器は、３個以上の加算器回路で構成することも可能である。 - 特許庁 - An adder circuit 8 sums outputs of the absolute value circuits 5-7.
加算回路８は、絶対値回路５〜７の出力を加算する。 - 特許庁 - The circuit configuration includes a number of first adder circuits (18, 19).
本回路構成は、多数の第１加算回路（１８、１９）を含む。 - 特許庁 - Each of the adder circuits 20, 21 comprises a plurality of resistors connected in series.
加算回路２０、２１は直列に接続された複数の抵抗から成る。 - 特許庁 - In this method, circuits such as adder, differential amplifier and integrator are composed with switched capacitors (SC).
スイッチトキャパシタ（ＳＣ）で加算器、作動増幅器、積分器などの回路を構成する。 - 特許庁 - A signal processing part 13 includes amplifier circuits 13a and 13b, and an adder circuit 13c.
信号処理部１３は、増幅回路１３ａ，１３ｂおよび加算回路１３ｃを備える。 - 特許庁 - An input video signal is given to an adder section 12 without a delay or delayed in delay circuits 10a, 10b by different times and given to the adder section 12.
入力映像信号は、そのままおよび遅延回路１０ａ、１０ｂにおいて、異なる時間遅延して加算部１２に入力される。 - 特許庁 - An adder circuit is simplified, by using plural relatively small adder circuits with sums and carries looped back in plural cycles.
加算器回路は、比較的小さい複数の加算器回路を使用することによって簡素化され、合計およびキャリが複数サイクルでループバックされる。 - 特許庁 - Multiplier circuits 14, 15 and an adder 17 synthesize base image data with mixed image data.
乗算回路１４、１５、加算器１７により、ベース画像データとミックス画像データとを合成する。 - 特許庁 - An adder circuit is simplified by using a plurality of relatively small adder circuits with sums and carries looped back in a plurality of cycles.
加算器回路は、比較的小さい複数の加算器回路を使用することによって簡素化され、合計およびキャリが複数サイクルでループバックされる。 - 特許庁 - A first adder circuit having a first load resistance circuit, a second adder circuit having a second load resistance circuit and a third adder circuit having a third load resistance circuit and adding addition outputs of the first and second adder circuits are used.
第１負荷抵抗回路とを有する第１の加算回路と、第２負荷抵抗回路とを有する第２の加算回路と、第３負荷抵抗回路を有し、第１、第２の加算回路の加算出力を加算する第３の加算回路を用いる。 - 特許庁 - Integration circuits 101 to 105, storage circuits 111 to 115, first selection circuits 131 to 135, adder circuits 121 to 125, and second selection circuits 141 to 145 placed on 16-stages of data paths configure arithmetic circuits for carrying out correlation processing on the respective data paths.
１６段のデータパスに配置される積算回路１０１〜１０５、記憶回路１１１〜１１５、第１選択回路１３１〜１３５、加算回路１２１〜１２５及び第２選択回路１４１〜１４５は、それぞれのデータパス上において相関処理を行う演算回路を構成している。 - 特許庁 - Latch circuits 32, 33 delay an output of an adder 31 by one frame period and 2 frame periods.
ラッチ回路３２，３３で、加算器３１の出力値を１フレーム周期および２フレーム周期遅延させる。 - 特許庁 - Signals output from sensor circuits 4A and 4B are input into a differential unit 5 and an adder 6.
センサ回路４Ａ，４Ｂから出力された信号は、それぞれ差分器５および加算器６に入力される。 - 特許庁 - An advance synthesis unit 13 includes inverting amplifiers 21 to 24, adder circuits 25, 26, and binary circuits 27, 28 and amplifies signals obtained from a first sensor 6a by a factor of A.
進角合成部１３は、反転増幅器２１〜２４、加算回路２５、２６および２値化回路２７、２８を有し、第１のセンサ６ａより得られた信号をＡ倍に増幅する。 - 特許庁 - A defective pixel detection means 7 receives this signal via 1H delay circuits 51-53, an adder circuit 11, and LPFs 61-63.
この信号は１Ｈ遅延回路51〜53、加算回路11、ＬＰＦ61〜63を経て欠陥画素検出手段７に入力される。 - 特許庁 - To provide a method which modifies a group of full adder circuits to compute a logic function of a set number of input bits.
全加算回路グループを変更し、所定の数の入力ビットの論理関数を計算する方法を提供する。 - 特許庁 - One-bit delay adder circuits 44 and 46 perform delay addition to produce a pulse with 3-bit width.
さらに、１ビット遅延加算回路４４，４６によって遅延加算処理を行うことで、３ビット幅をもつパルスが生成される。 - 特許庁 - Audio signals outputted by microphone arrays are phase-shifted by phase shift circuits 211A-211H and combined by an adder 212.
各マイクアレイが出力する音声信号を位相シフト回路２１１Ａ〜２１１Ｈで位相シフトし、加算器２１２で合成する。 - 特許庁 - A difference D(i) between these numbers of pulses counted by the pulse counting circuits 112 and 114 is calculated by an adder circuit 122.
パルス計数回路１１２および１１４で計数されたこれらのパルスの数の差Ｄ（ｉ）は、加算回路１２２で計算される。 - 特許庁 - The two sinusoidal signals of different frequencies output from the two equalizer circuits (sine wave generation circuits) 14, 15 are then added by an adder 62, thereby generating a DTMF signal.
そして、２つのイコライザ回路（正弦波発生回路）１４，１５から出力される２つの異なる周波数の正弦波信号を加算器６２により加算してＤＴＭＦ信号を生成する。 - 特許庁 - An adder circuit 13 additively composes outputs from the equalization circuits 27-1, 27-2 so that the outputs of the equalization circuits 27-1, 27-2 are composed at a maximum ratio, and the composed signal is fed to the Viterbi decoding circuit 41.
加算回路１３で加算合成することにより、等化回路２７−１および２７−２の出力は、最大比合成され、ビタビ復号回路４１に供給される。 - 特許庁 - The method includes the step of setting the first input of each full adder circuit to the same fixed value, the step of connecting each respective input bit of the set number of input bits to the second input of a respective one of the full adder circuits, and the step of using the output of the carry chain of the array of the full adder circuits as the result of the logic function.
前記方法は、前記全加算回路のそれぞれの第１の入力を同じ固定値に設定する工程と、前記所定の数の入力ビットをそれぞれ前記全加算回路の第２の入力に接続する工程と、前記全加算回路のアレイからなる桁上げチェーンの出力を前記論理関数の結果として用いる工程とを備える。 - 特許庁 - A video signal is delayed by delay circuits 1-5 and inputted to a weighted adder circuit 6 and a Max-Min calculation circuit 7.
映像信号は、遅延回路１〜５によって遅延され、加重加算回路６およびＭａｘ−Ｍｉｎ計算回路７に入力する。 - 特許庁 - First error signal vectors are supplied to the great number of first adder circuits and in order to generate error-corrected first signal vectors (a_n*, b_n*), the adder circuits (18, 19) add a first error signal vector to at least one first signal vector (a_n', b_n').
この多数の第１加算回路には、第１誤差信号ベクトルが供給され、この多数の第１加算回路（１８、１９）は、誤差補正済み第１信号ベクトル（ａ_ｎ^＊、ｂ_ｎ^＊）を生成するために、第１誤差信号ベクトルを、少なくとも１つの第１信号ベクトル（ａ_ｎ‘、ｂ_ｎ‘）に加算する。 - 特許庁 - Exclusive OR circuits 114-117 discriminate coincidence/dissidence of two adjacent inverse spread codes (C0, C1 or the like) and adder subtractor circuits 110-113 execute addition/subtraction of the basis of the discrimination result.
排他的論理和回路１１４〜１１７が、隣接する２つの逆拡散符号（Ｃ０，Ｃ１等）の一致，不一致を判定し、その判定結果に基づいて加減算器１１０〜１１３が、加算／減算を実行する。 - 特許庁 - This offset control circuit is provided with peak value hold circuits 31, 32 and bottom value holding circuits 33, 34 that respectively hold a peak value and a bottom value, and adder circuits 37, 38 that add negative and positive phase outputs of a preamplifier circuit 20 to each output of the peak and bottom holding circuits.
前置増幅回路２０の正相・逆相出力のピーク値及びボトム値を夫ホールドするピーク値ホールド回路３１，３２及びボトム値ホールド回路３３，３４と、前置増幅回路２０の正逆相出力とピーク値ホールド回路及びボトム値ホールド回路の各出力及びとを加算する加算回路３７，３８とを備える。 - 特許庁 - Equalization circuits 31-1, 31-2 equalize the weighted frequency region signals and thereafter an adder circuit 13 additively composes the equalized and weighted frequency region signals.
重み付けされた周波数領域信号は、等化回路３１−１および３１−２により等化された後、加算回路１３により加算合成される。 - 特許庁 - The output values of the base noise clip circuits 7, 8 and 9 and the output value of the low pass filter 3 are added by an adder 10 and outputted as the value of the target pixel.
加算器１０は、ベースノイズクリップ回路７，８，９の出力値と、ローパスフィルタ３の出力値を加算し、注目画素の値として出力する。 - 特許庁 - As a result, the number of conductors of a cable 200 becomes four, the number of switching circuits of a transmission/reception-switching part 300 becomes four, and an adder has a single addition of four signals.
これに伴いケーブル２００の芯線数は４、送受切換部３００の切換回路数も４となり、加算器は４信号加算１個のみとなる。 - 特許庁 - To provide an infinite impulse response IIR digital filter circuit that prevents quantization error from being increased by using adder circuits with low precision.
精度の低い加算回路を用いることにより量子化誤差が大きくなることを防ぐ、無限インパルス応答（ＩＩＲ）ディジタルフィルタ回路を提供する。 - 特許庁 - The voltage meeting the total current and a black level regulation voltage are added by an adder 16 and are supplied to black level shift circuits 12R, 12G and 12B.
そして、この全電流に応じた電圧と、黒レベル調整電圧を加算器１６で加算し、黒レベルシフト回路１２Ｒ、１２Ｇ、１２Ｂに供給する。 - 特許庁 - This antenna device is provided with plural element antennas arrayed in planar fashion, plural receivers, a beam former having plural A/D- conversion circuits, plural weight arithmetic circuits, plural weight multiplying circuits and one adder circuit, and a memory device for holding calibration data and an array-oriented directivity weight.
平面状に配列された複数の素子アンテナと、複数の受信機と、複数のＡ／Ｄ変換回路と、複数のウェイト演算回路、複数のウェイト乗算回路、及び1つの加算回路を有するビーム形成器と、キャリブレーションデータとアレー指向性ウェイトを保持するメモリ装置を備えるアンテナ装置とする。 - 特許庁 - The original transmission signal waveform data and the bias waveform data are digitally added by an adder 12, and bias added waveform data being the additional result are converted into analog signals by D/A conversion circuits 16 and inputted to the drive circuits 18.
原送信信号波形データとバイアス波形データとを加算器１２によりデジタル的に加算し、この加算結果であるバイアス加算済波形データをＤ／Ａ変換回路１６でアナログ信号に変換して、ドライブ回路１８に入力する。 - 特許庁 - An image adjustment circuit 54 of an image processing apparatus 80 is provided with: a line memory 1, a delay circuit 2, filter calculation processing circuits 7 to 10, and an adder 15.
画像処理装置８０の画質調整回路５４には、ラインメモリ部１、遅延回路部２、フィルタ演算処理回路７乃至１０、及び加算器１５が設けられる。 - 特許庁 - An interpolation calculation part 61 is provided with a shift register constituted of a circuit 21, constant multipliers 22a to 22c and an adder 23 to execute interpolation processing by these circuits.
補間計算部６１は、回路２１によって構成されるシフトレジスタ、定数乗算器２２ａ，２２ｂ，２２ｃ、加算回路２３を備え、これらによって補間処理を実行する。 - 特許庁 - Furthermore, multiplier circuits 20, 9 and an adder circuit 13 synthesize the synthesized image data between the base image data and the mixed image data with the base image data or single color image data.
更に、乗算回路２０、９、加算回路１３により、ベース画像データとミックス画像データとの合成画像データと、ベース画像データ又は単色の画像データとを合成する。 - 特許庁 - Next, in multiplication circuits 58A and 58B and an adder circuit 60, the OSD data and the main image data are added according to the superposition coefficient and the display data is created.
次に、乗算回路５８Ａ及び５８Ｂ及び加算回路６０において、ＯＳＤデータと主画像データが重ね合わせ係数に応じて加算され、表示データが生成される。 - 特許庁 - Outputs from the cumulative addition circuits 200, 300 are added to each other by an adder 204 which outputs a cumulative addition result sum(q(t)) of an input value q(t).
累積加算回路２００及び３００からの出力は加算器２０４にて加算されて、入力値ｑ（ｔ）の累積加算結果ｓｕｍ（ｑ（ｔ））を出力する。 - 特許庁 - The circuit 100 consists of a delay circuit 11, n pieces of phase rotation circuits 12-1, 12-2, ..., 12-n, (n+1) pieces of arithmetic circuits 13-0, 13-1, 13-2, ..., 13-n, an adder 14 and a peak detection circuit 15.
同期信号検出回路１００は、遅延回路１１と、ｎ個の位相回転回路１２−１、１２−２、…、１２−ｎと、ｎ＋１個の演算回路１３−０、１３−１、１３−２、…、１３−ｎと、加算器１４と、ピーク検出回路１５とから成る。 - 特許庁 - The adder circuit 13c compares electric signals output from the amplifier circuits 13a and 13b with each other, and extracts valid parts from the detected reading result to combine the parts.
加算回路１３ｃは、増幅回路１３ａ，１３ｂから出力される電気信号を比較して、それぞれ検出された読み取り結果のうちから有効部分を抽出して合成する。 - 特許庁 - A CCD line sensor reads the image data of an original placed on an original platen glass plate of the image forming apparatus, adder circuits 1 receive the read data and sum the data for a prescribed time.
画像形成装置の原稿台ガラスに載置された原稿の画像データをＣＣＤラインセンサで読み取り、その読み取りデータを加算回路１に入力して所定時間加算する。 - 特許庁 - The correlation values inputted to the absolute value transforming circuits 103-1 to 103-16 are converted into absolute values, added by an adder 104 and outputted to a power calculation circuit 108.
この絶対値変換回路１０３−１〜１０３−１６に入力された相関値は、絶対値に変換され、加算器１０４で加算され、電力計算回路１０８に出力される。 - 特許庁 - An adder 13 adds the measurement results of the latest counting section that are transferred from the measurement circuits 6, 7 to the measurement results of the previous counting section, which are read from the RAM 10.
加算器１３により、ＲＡＭ１０から読み出された、前回のカウント区間での計測結果に、計測回路６，７から転送されてきた今回のカウント区間での計測結果を加算する。 - 特許庁 - The adder section sums the 4 step functions outputted from the respective data selectors and the two integration circuits conduct integration processing corresponding to the sum twice.
加算部は、それぞれのデータセレクタから出力される４つの階段関数の値を加算し、この加算値に対応した２回のデジタル積分処理を２つの積分回路によって行う。 - 特許庁 - Double-frequency component adder circuits 15a to 15c correct a hysteresis band by adding a double frequency component of output current to a hysteresis band generated by switching frequency control amplifiers 11a to 11c and limiter circuits 14a to 14c.
２倍周波数成分加算回路１５ａ〜１５ｃは、スイッチング周波数制御増幅器１１ａ〜１１ｃおよびリミッタ回路１４ａ〜１４ｃによって生成されたヒステリシス幅に、出力電流の２倍の周波数成分を加算することで、ヒステリシス幅を補正する。 - 特許庁 - The multiplication circuits 12-14 and adder circuits 15-17 apply multiplying and adding processing to the outputs of the differential value tables 8-10, reference value table 11 and low-order bit order setting part 20 and provided data are outputted as an output parameter P'.
乗算回路１２〜１４および加算回路１５〜１７は、差分値テーブル８〜１０、基準値テーブル１１、および、下位ビット順序設定部２０の出力に対して乗算および加算処理を施し、得られたデータを出力パラメータＰ’として出力する。 - 特許庁 - STAP arithmetic circuits 6-1 to 6-Kb are provided with plural transversal filter circuits and add the signals of the multiplied results after multiplication to the respective signal sub-space signals by using load coefficients and an adder 7 adds the plural signals of the multiplied results.
ＳＴＡＰ演算回路６−１乃至６−Ｋｂは複数のトランスバーサルフィルタ回路を備え各信号サブ空間信号に荷重係数を用いて乗算した後乗算結果の信号を加算し、加算器７は乗算結果の複数の信号を加算する。 - 特許庁 - The weighting adder circuit summates outputs of the circuits 36, 37, 39 by adding a weight of the output of the flaw correction circuit 36 when a difference of signal levels of the pixels is greater and summates outputs of the circuits 36, 37, 39 by adding a weight of the output of the noise reduction circuit 37 when the difference of the signal levels of the pixels is smaller.
重み付け加算回路は、画素の信号レベルの差が大きい時にキズ補正回路の出力の重み付けを強くして加算し、画素の信号レベルの差が小さい時にノイズリダクション回路の出力の重み付けを強くして加算する。 - 特許庁 - The audio mixing device includes: a digital adder for adding up a plurality of PDM signals that are respective conversions of a plurality of digital audio signals; a DA converter for DA-converting a digital audio signal output from the digital adder to output an analog audio signal; and synchronization circuits disposed prior to the digital adder to output the plurality of digital audio signals to the digital adder synchronously via the same predetermined synchronization timing clock.
オーディオミキシング装置は、複数のディジタルオーディオ信号からそれぞれ変換された複数のＰＤＭ信号を加算するディジタル加算器と、上記ディジタル加算器から出力されるディジタルオーディオ信号をアナログオーディオ信号にＤＡ変換して出力するＤＡ変換器と、上記ディジタル加算器の前段に設けられ、複数のディジタルオーディオ信号をそれぞれ、所定の同一の同期化タイミングクロックを用いて互いに同期化して上記ディジタル加算器に出力する同期化回路を備えた。 - 特許庁
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