「array architecture」を含む例文一覧(34)
- STORAGE ARRAY SUPPORT ARCHITECTURE
ストレージ・アレイ支援アーキテクチャ - 特許庁 - PARALLEL ARRAY ARCHITECTURE FOR GRAPHICS PROCESSOR
グラフィックスプロセッサの並列アレイアーキテクチャ - 特許庁 - STAGGERED LOGIC ARRAY BLOCK ARCHITECTURE
互い違いにされた論理アレイブロックのアーキテクチャ - 特許庁 - SECURE FIELD-PROGRAMMABLE GATE ARRAY (FPGA) ARCHITECTURE
セキュアなフィールドプログラマブルゲートアレイ（ＦＰＧＡ）アーキテクチャ - 特許庁 - To provide high bandwidth disk array controller architecture.
高帯域幅のディスク・アレイ・コントローラ・アーキテクチャを提供すること。 - 特許庁 - CONTROL OF MEMORY ACCESS DEVICE IN DATA DRIVEN ARCHITECTURE MESH ARRAY
データドリブン型アーキテクチャメッシュアレイ中のメモリアクセスデバイス制御 - 特許庁 - THREE-DIMENSIONAL ARRAY MEMORY ARCHITECTURE HAVING DIODE IN MEMORY STRING
メモリストリングにダイオードを有する３次元アレイのメモリアーキテクチャ - 特許庁 - An array and row and column line architecture for a display is disclosed.
ディスプレイ用の行および列ライン構造のアレイが開示されている。 - 特許庁 - The register file architecture is equipped with a register pair and an array multiplexer.
このレジスタファイルアーキテクチャは、レジスタペアと配列マルチプレクサを備えている。 - 特許庁 - MEMORY ARCHITECTURE FOR PARALLEL DATA ACCESS IN ARBITRARY DIMENSION OF N-DIMENSIONAL RECTANGULAR DATA ARRAY
Ｎ次元矩形データアレイの任意の所与次元におけるパラレルデータアクセスのためのメモリアーキテクチャ - 特許庁 - In use, an array of elements is traversed by utilizing a parallel processor architecture.
使用中に、並列処理装置アーキテクチャを利用することによって、要素の配列がトラバースされる。 - 特許庁 - IN-CIRCUIT CONFIGURATION ARCHITECTURE WITH CONFIGURATION ON INITIALIZATION FUNCTION FOR EMBEDDED CONFIGURABLE LOGIC ARRAY
内蔵型設定可能ロジックアレイのための、初期化機能上の設定付き回路内設定構造 - 特許庁 - A large number of acoustic sensors (718(N)) can be multiplexed into the architecture of the folded Sagnac fiber optic acoustic array.
多数の音響センサ（７１８（Ｎ））は、折り畳みサニャック光ファイバ音響アレイの構成に多重化可能である。 - 特許庁 - One of the multiplexing/demultiplexing architecture 804 of the FET enables decoding (multiplexing/demultiplexing) of an array 402 or an array 1502 of conductive structure 404 or 1504, where the pitch is narrow.
これらのFETの多重化／多重分離化アーキテクチャ804のうちの１つは、ピッチが狭い導電構造404又は1504のアレイ402又は1502のデコード（多重化／多重分離化）を可能にする。 - 特許庁 - The architecture and method permit relatively noise-free array cell interrogations at close to ground voltage levels.
このようなアーキテクチャおよび方法により、接地電位に近い電圧レベルにて、比較的雑音のないアレイセルの問合せが可能となる。 - 特許庁 - To provide a system, a method and a computer-readable storage medium for transposing array data on a SIMD multi-core processor architecture.
配列データをＳＩＭＤマルチコア・プロセッサ・アーキテクチャ上で転置するためのシステム、方法及びコンピュータ可読ストレージ媒体を提供する。 - 特許庁 - Accordingly, the highly dense memory array can be achieved with a three-dimensional cross-point architecture selected as the simple manufacturing method.
本発明によると、単純化された工程として３次元交差点構造を有する高密度のメモリアレイを実現することができる。 - 特許庁 - Another architecture enables efficient decoding of the array 402 and 1502 of the conductive structure, where the pitch is narrower or various types of conductive structure in another appearance.
別のアーキテクチャは、ピッチが狭いか又は別様の、様々なタイプの導電構造のアレイ402及び1502の効率的なデコードを可能にする。 - 特許庁 - The register file architecture of a general digital signal processor(DSP) supports array independent SIMD(single instruction/multiple data processing) operation.
汎用ディジタル信号プロセッサ（ＤＳＰ）のレジスタファイルアーキテクチャは、配列独立ＳＩＭＤ（単一命令／複数データ処理）演算をサポートする。 - 特許庁 - An architecture and a method are provided for implementing a non-strobed operation on an array cell within a memory array in which a reference unit is provided for emulating the response of an array cell during a desired operation, for example, read, program verify, erase verify, or other types of read operations.
所望の動作、例えば読出し、プログラム検査、消去検査、あるいは、他のタイプの読出し動作の間に、アレイセルの応答をエミュレートする基準ユニットが提供される、メモリアレイ内のアレイセル上で非ストローブ動作を実施するアーキテクチャおよび方法。 - 特許庁 - To provide write-in architecture used in a magnetic random access memory(MRAM) device in which adjacent cells in an array are not disturbed with a harmful form, preservation of data stored in the array is improved, and individual memory cell in the array can be selected.
アレイ内の隣接セルを害のある形で擾乱せず、そこに保管されたデータの保全性を高める、アレイ内の個々のメモリ・セルの選択を可能にする、磁気ランダム・アクセス・メモリ（ＭＲＡＭ）デバイス内で使用される書込アーキテクチャを提供する。 - 特許庁 - A CAM array being extendable based on a CAM block 201 of module structure being cascade-connectable and an ASIC interchangeable CAM architecture are provided.
カスケード接続可能なモジュール構造のＣＡＭブロック２０１に基づく拡張可能なＣＡＭアレイとＡＳＩＣ互換ＣＡＭアーキテクチャを提供する。 - 特許庁 - To enable a wireless broadband communications system architecture to provide an array of narrowband and broadband services to the end users according to the demand.
無線広帯域通信システム・アーキテクチャとして、要求に応じてエンドユーザへ一連の狭帯域及び広帯域サービスを提供するために構築する。 - 特許庁 - To provide a scanning architecture capable of updating only those ultrasonic transducer subelements 32 of a mosaic transducer array that change from view to view.
影像ごとに変わるモザイクトランスデューサ配列のこれらの超音波トランスデューサ小素子（３２）だけを更新することのできる走査構造体系を提供する。 - 特許庁 - Because the sapphire substrate has been removed, any special architecture is not required to provide electrical contact to the laser diode array, and a more effective heat-sink effect can be achieved.
サファイア基板が除去されているので、レーザダイオードアレイへ電気的コンタクトを設けるのに特別な構造が不必要となり、又、より効果的なヒートシンク効果を得ることができる。 - 特許庁 - To provide an architecture by which, without modifying the ratio of a surface area of a micro-plate to a total surface area of an array, the effective surface area can be substantially increased.
マイクロプレートの表面積とアレイの総表面積の比を修正することなく、この有効表面積を実質上増大させるアーキテクチャを提案すること。 - 特許庁 - In a first embodiment, the BE-SONOS sub-gate AND array architecture includes a plurality of rows of SONONOS devices, each having a sub-gate line and a diffused bit line.
第１の形態においては、ＢＥ‐ＳＯＮＯＳサブゲートＡＮＤアレイアーキテクチャは、サブゲートライン及び拡散ビットラインを有するＳＯＮＯＮＯＳデバイスの複数の列を含む。 - 特許庁 - The multi-port memory architecture is provided with a memory array, a plurality of ports configured to receive/transmit data, and a plurality of port buffers each of which performs transmitting/receiving data for one or more of the ports.
メモリアレイと、データを受信／送信するように構成された複数のポートと、それぞれがポートの一つ以上との間でデータの送信／受信を行う複数のポートバッファとを備える。 - 特許庁 - To provide a configuration of a small read/write circuit and thereby reduce an area and complexity of a read and write circuit used in a conventional array architecture.
小型の読み出し／書込み回路の構成を提供し、これによって面積、および従来のアレイアーキテクチャにおいて用いられている読み出しおよび書込み回路に対する複雑性を低減する。 - 特許庁 - A parallel array architecture for a graphics processor includes: a multithreaded core array including a plurality of processing clusters, each processing cluster including at least one processing core for executing a pixel shader program that generates pixel data from coverage data; a rasterizer for generating coverage data for each of a plurality of pixels; and pixel distribution logic for distributing the coverage data from the rasterizer to one of the processing clusters in the multithreaded core array.
グラフィックスプロセッサの並列アレイアーキテクチャは、複数の処理クラスタを含み、各処理クラスタがカバレッジデータから画素データを生成するピクセルシェーダープログラムを実行する少なくとも１個の処理コアを含む、マルチスレッド型コアアレイと、複数の画素のうちの１画素毎にカバレッジデータを生成するラスタライザと、ラスタライザからマルチスレッド型コアアレイ中の処理クラスタのうちの１つにカバレッジデータを配信する画素分配ロジックとを含む。 - 特許庁 - The high-performance superscalar processor architecture has a register file array (554) for storing an execution result of a savable instruction in its completion and a temporary buffer (552) for storing an execution result of non-savable instruction in its completion in order to store execution results from a plurality of functional units.
複数の機能ユニットからの実行結果をストアするため、完了時に退避可能な命令の実行結果をストアするレジスタファイルアレイ（５５４）と、完了時に退避不可能な命令の実行結果をストアする一時バッファ（５５２）を備える。 - 特許庁 - To provide a stabilized direct sensing memory architecture which provides Process, Voltage and Temperature(PVT) compensation in a memory array to a direct sense circuit to increase the manufacturing yield thereof, and to extend the operating voltage and temperature ranges thereof independent of manufacturing tolerances.
製造許容度とは独立にその製造歩留りを上げ、その動作範囲と温度範囲を拡大するために、直接感知回路に対するメモリ・アレイ内のプロセス／電圧／温度（ＰＶＴ）補償を行う安定化直接感知メモリ・アーキテクチャを提供すること。 - 特許庁 - To provide an image processing processor capable of switching between processor configurations of the SIMD type and the systolic array type depending on a searching algorithm in motion detection processing, so as to achieve an optimum architecture configuration depending on the searching algorithm used by the motion detection processing.
動き検出処理における探索アルゴリズムに応じて、ＳＩＭＤ型とシストリックアレイ型の構成に切り替えることができ、動き検出処理を行っている探索アルゴリズムによって最適なアーキテクチャ構成を実現する画像処理プロセッサを提供する。 - 特許庁 - To provide a multiprocessor array architecture which can provide a high degree of connectivity between processing elements within parallel arrays of processors while minimizing the wiring required to interconnect the processing elements and minimizing the communications latency encountered by inter-PE communications.
プロセッサの並列アレイ内の処理エレメント間に高度の接続性を提供し、同時に、処理エレメントを相互接続するために必要な配線を最小限化し、かつＰＥ間通信が遭遇する通信待ち時間を最小限化することが可能な重プロセッサアレイのアーキテクチャを提供する。 - 特許庁
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