「asserted line」を含む例文一覧(11)

  • The left also asserted that there is only a fine line between a lunatic and a sage.
    また、彼らは狂人は聖人と紙一重という説も唱えていた。 - Wikipedia日英京都関連文書対訳コーパス
  • is set, the line behaves as if DCD is always asserted.
    が設定されている場合、ラインは常に DCD が示されているかのように動作する。 - JM
  • DTR asserted for operation; dropping DTR hangs up line and resets modem
    接続時に CD 信号がオンになる接続時に DTR がオンになり、 DTR オフで回線を切断しモ デムをリセットする。 - FreeBSD
  • If B0 is specified, the modem control lines shall no longer be asserted. Normally, this will disconnect the line.
    B0が指定された場合、モデムの制御線は使用されない状態になり、一般にはこれで接続が切断される。 - JM
  • If the modem seems to be configured correctly, verify that the DTR line is asserted by checking the modem's indicator lights (if it has any).
    もしモデムの設定に問題がなさそうならば、 モデムのインジケータ (がもしあれば) で、DTR がオンになっているか を確認してください。 - FreeBSD
  • The state of the bits is transferred to a driving part 2-9 of a control line IRDY# indicating that significant data are written on a PCI bus so that the IRDY# can be asserted or de-asserted according to the significance/insignificance of the data on the bus in a PCI write cycle.
    このビットの状態をＰＣＩバス上に有意なデータを書き出していることを示す制御線IRDY#の駆動部２−９に送り、ＰＣＩライトサイクル中にバス上のデータの有意／非有意に合わせてIRDY#をアサート、ディアサートできるようにする。 - 特許庁
  • In dependence on an asserted chip select signal line, a communication protocol, such as a baud rate, clock logic and a clock phase, is switched to enable communication using an optimum communication protocol for each device.
    この際、アサートするチップセレクト信号線に対応させ、ボーレート、クロック論理、クロック位相などの通信プロトコルを切り替えることで、個々のデバイスに最適な通信プロトコルを用いて通信することが出来る。 - 特許庁
  • By the inside RAS generating circuit 52, at this stage, the inside signal RASE is activated independently of the control command instructing the inactivation of the word line, at least in the period during an inside RAS guarantee signal RASLOCK received from an inside RAS guarantee signal generating circuit 56 is asserted.
    ここで、内部ＲＡＳ発生回路５２は、少なくとも内部ＲＡＳ保証信号発生回路５６から受ける内部ＲＡＳ保証信号ＲＡＳＬＯＣＫがアサートされている期間は、ワード線の不活性化を指示する制御指令に拘わらず、内部信号ＲＡＳＥを活性化する。 - 特許庁
  • Those IDE devices which are powered on at a given time have an appropriate logic level asserted on a CSEL line, so that only one IDE device powered on at any given time is a 'master', and only one IDE device powered on is a 'slave'.
    さらに、ある所与のときに電源が入っているＩＤＥ装置は、ＣＳＥＬ線上で適切な論理レベルがアサートされており、どのような所与のときも、電源が入っているＩＤＥ装置１台のみが「マスター装置」であり、電源が入っているＩＤＥ装置１台のみが「スレーブ」である。 - 特許庁
  • The state of a power supply part of the 1st interface circuit 1 and that of the connection line 5 are inputted and detected by a state detection part 6, an output from the detection part 6 is changed in accordance with the detected result, a gate control signal from the detection part 6 is asserted/negated, the gate control of an input signal is executed by the receiver circuit 9.
    また、第一のインターフェース回路１の電源部や、接続線５の状態が状態検知部６に入力されて状態検知が行われ、検知結果により状態検知部６の出力が変化し、状態検知部のゲート制御信号をアサート／ネゲートし、レシーバ回路９にて入力信号のゲート制御が行われる。 - 特許庁
  • At this point, an LOS detection level variable element 14b in an optical detection correction circuit 14 varies a detection level in an LOS signal 101 by an external resistor, or the like according to the asserted LOS signal 101, when an incoming line is disconnected or a level in the optical reception signal is decreased, and the control of a controller 14a.
    この時、光検出補正回路１４のＬＯＳ検出レベル可変素子部１４ｂは上り回線の断線または光受信信号のレベル低下発生時にアサートさせるＬＯＳ信号１０１とコントローラ１４ａの制御とに応じて、外付け抵抗等でＬＯＳ信号１０１の検出レベルを可変させる。 - 特許庁

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